42pf9936 Philips Plasma

Impresso no Brasil Sujeito a Alterações Todos os Direitos Reservados 4806 727 17323

MódulonoisiveleTruoloC

Manual SDI PDP S37SD-YD02 (37-pol. SD v4)

S42SD-YD05, YD06, YD07 (42-pol. SD v2, v3, v4)S42AX-XD02, YD01 (42-pol. HD v3, v4)

S50HW-XD03, XD04 (50-pol. HD v3, v4)

Nov/2006

Conteúdo Página1. Especi cações Técnicas, Conexões, e Visão Geral do Chassis 22. Instruções de Segurança, Manutenção, Avisos e Notas 153. Instruções de Uso 174. Instruções Mecânicas 185. Modos de Serviço, Códigos de Erro e Falhas 266. Diagrama em Blocos, Ponto de Teste e Formas de Onda 407. Esquemas Elétricos e Layouts 518. Ajustes 529. Descrição de Circuitos e Lista Abreviações 70

2 SDI_PDP

1. Especificações Técnicas, Conexões e Vista do ChassisÍndice deste capítulo:1.1 Vista PDP 1.2 Números Serial1.3 Vista do Chassis

Notas:• As figuras podem variar devido as diferenças de modelos• As especificações são indicativas (sujeito a alterações).

1.1 Vista PDP

Tabela 1-1 Vista PDP

Tabela 1-2 PDP x Vista do Chassis

Na tabela acima o link é dado entre o Painel SDI Plasma Displaye o chassis do TV Philips (incl. o nº do manual do chassis).

1.1.1 37” SD v4

Figura 1-1 Vista externa (37” SD v4)

Figura 1-2 Pontos do parafuso (37” SD v4)

PDP Tipo/Versão Nome do Modelo H x V Pixel1 37” SD v4 S37SD-YD02 852 x 4802 42” SD v2 S42SD-YD06 852 x 480

3 42” SD v3 S42SD-YD05 852 x 480

4 42” SD v4 S42SD-YD07 852 x 4805 42” HD v3 S42AX-XD02 1024 x 768

6 42” HD v4 S42AX-YD01 1024 x 768

7 50” HD v3 S50HW-XD03 1366 x 7688 50” HD v4 S50HW-XD04 1366 x 768

Display tipo Modelo Chassis Chassis Manual #37" SD v4 37PF9936/37 LC4.7U 3122 785 1474237" SD v4 37PF9946/12 LC4.7E 3122 785 1472237" SD v4 37PF9946/69 LC4.7A 3122 785 1476142" SD v2 420P20/00 FM242 3122 785 1413042" SD v2 42FD9925/01 FM242 3122 785 1413042" SD v2 42FD9935/17 FM242 3122 785 1413042" SD v2 42FD9935/93S FM242 3122 785 1413042" SD v2 42FD9945/01 FM242 3122 785 1413042" SD v2 42FD9953/17, /69, /93 FM242 3122 785 1413042" SD v2 42HF9953/12Z FM24_AB 3122 785 1389042" SD v2 42PF9936/37 FTP1.1U 3122 785 1438142" SD v2 42PF9945/12 FTP1.1E 3122 785 1437042" SD v2 42PF9945/69, /79, /98 FTP1.1U 3122 785 1438142" SD v2 42PF9955/12 F21RE 3122 785 1389042" SD v3 42PF9936D/37 LC4.7U 3122 785 1474242" SD v3 42PF9946/12 LC4.7E 3122 785 1472242" SD v3 42PF9946/79, /93, /98 LC4.7A 3122 785 1476142" SD v3 42PF9956/12 FTP2.2E 3122 785 1465142" SD v3 42PF9956/93 FTP2.2A 3122 785 1468042" SD v4 42PF7320/10 LC4.9E 3122 785 1543142" SD v4 42PF7320/79, /98 LC4.9A 3122 785 1545042" HD v3 42PF9966/37 FTP2.2U 3122 785 1466242" HD v3 42PF9966/79, /93, /98 FTP2.2A 3122 785 1468042" HD v3 42PF9976/37 FTP2.2U 3122 785 1466242" HD v4 42HF7543/37 BP2.3HU 3122 785 1590042" HD v4 42PF7320A/37 BP2.3U 3122 785 1554142" HD v4 42PF7520D/10 LC4.9E_AB 3122 785 1567042" HD v4 42PF9630/78 FTP2.4L 3122 785 1547042" HD v4 42PF9630A/37 BP2.2U 3122 785 1554142" HD v4 42PF9630A/96 BP2.2U 3122 785 1554142" HD v4 42PF9966/79, /98 FTP2.4A 3122 785 1547050" HD v3 50PF9956/37 FTP2.2U 3122 785 1466250" HD v3 50PF9966/12 FTP2.2E 3122 785 1465150" HD v3 50PF9966/37 FTP2.2U 3122 785 1466250" HD v3 50PF9966/69, /93 FTP2.2A 3122 785 1468050" HD v4 50HF7543/37 BP2.3HU 3122 785 1590050" HD v4 50PF7320/10 LC4.9E 3122 785 1543150" HD v4 50PF7320/79, /93, /98 LC4.9A 3122 785 1545050" HD v4 50PF9630/78 LC4.9L 3122 785 1545050" HD v4 50PF9630A/96 BP2.2U 3122 785 1554150" HD v4 50PF9830A/37 BP2.1U 3122 785 1554150" HD v4 50PF9966/79 FTP2.4A 3122 785 1547050" HD v4 50PF9967D/10 FTP2.4E_AB 3122 785 15740

No Item Especificação 37” SD v41 Pixel 852 (H) x 480 (V) pixels

(1 pixel = 1 R,G,B célula)2 Número da célula 2556 (H) x 480 (V)3 Intensidade do Pixel 0.960 mm (H) x 0.960 mm (V)4 Intensidade da célula R 0.320 (H) mm

0.960 (V) mmG 0.320 (H) mm

0.960 (V) mmB 0.320 (H) mm

0.960 (V) mm5 Tamanho display 817.92 (H) x 460.80 mm (V)6 Tamanho da tela Diagonal 37" Plasma Colorido

Módulo Display7 Aspecto da tela 16:98 Cor do Display 16.77 milhão de cores9 Ângulo de visão Acima de 160 deg (ângulo c/50%

e maior brilho perpendicularao módulo PDP )

10 Dimnesões 982 (L) x 582 (A) x 52.9 (P) mm11 Peso Módulo 1 Cerca de 15.5 kg12 Recepção de transm.

Frequência verticalVideo/Logic Interface

60/50 Hz, LVDS

F_14991_049.eps251005

Etiqueta com número de sérieEtiqueta de tensão Etiqueta módulo do painel

3SDI_PDP

1.1.2 42" SD v2


Figura 1-4 Pontos do parafusos (42” SD v2)

1.1.3 42" SD v3


Figura 1-6 Pontos do parafusos (42” SD v3)


(1 pixel = 1 R,G,B células)2 Número das células 2556 (H) x 480 (V)3 Intensidade do Pixel 1.095 mm (H) x 1.110 mm (V)4 Intensidade da Célula R 0.324 (H) mm

1.110 (V) mmG 0.365 (H) mm

1.110 (V) mmB 0.406 (H) mm

1.110 (V) mm5 Tamanho do Display 932.940 (H) x 532.800(V) mm6 Tamanho da Tela Diagonal 42" Plasma colorida

Módulo Display7 Aspecto da tela 16:98 Cor do Display 16.77 milhão de cores9 Ângulo de visão Acima de 160 deg (ângulo c/ 50%

e maior brilho perpendicularno módulo PDP)

10 Dimensões 982 (L) x 582 (A) x 52.9 (P) mm11 Peso Módulo 1 Cerca de16.6 kg12 Recepção de transm.


60/50 Hz, LVDS

lebalegatloVleballedoMrebmunlaireS

F_14991_035.eps061005

Esta figura ainda não esta disponível


(1 pixel = 1 R,G,B células)2 Número das células 2556 (H) x 480 (V)3 Intensidade do Pixel 1.095 mm (H) x 1.110 mm (V)4 Intensidade da Célula R 0.365 (H) mm

1.110 (V) mmG 0.365 (H) mm

1.110 (V) mmB 0.365 (H) mm

1.110 (V) mm5 Tamanho do Display 932.940 (H) x 532.800(V) mm6 Tamanho da Tela Diagonal 42" Plasma colorida

Módulo Display7 Aspecto da tela 16:98 Cor do Display 16.77 milhão de cores9 Ângulo de visão Acima de 160 deg (ângulo c/ 50%

e maior brilho perpendicularno módulo PDP)

10 Dimensões 982 (L) x 582 (A) x 52.9 (P) mm11 Peso Módulo 1 Cerca de16.6 kg12 Recepção de transm.


60/50 Hz, LVDS

lebalegatloVleballedoMlebalrebmunlaireS

4 SDI_PDP

Nº Item Especifi cação 42” SD v41 Pixel 852(H) x 480 (V) pixels

(1 pixel = R,G,B celulas)

2 Número de Celulas 2556 (H) x 480 (V)

3 Intensidade de Pixel 1.095 (H) mm x 1.110 (V) mm

4 Intensidade de Celula R 0.365 (H) mm x 1.110 (V) mmG 0.365 (H) mm x 1.110 (V) mmB 0.365 (H) mm x 1.110 (V) mm

5 Tamanho do Display 932.940 (H) x 532.800 (V) mm

6 Tamanho da Tela Diagonal 42” Plasma ColoridoMódulo Display

7 Aspecto da Tela 16:9

8 Cor do Display 16.77 milhão de cores

9 Ângulo de visão Acima de 160 deg (ângulo c/50%maior brilho perpendicularao módulo PDP)

10 Dimensões 982(L) x 582(A) x 54 (P) mm

11 Peso Módulo 1 Cerca de 15.4 kg

12 Recepção transm.Frequência verticalVídeo/Logic Interface

60 Hz/ 50Hz, LVDS

1.1.4 42" SD v4


Figura 1-8 Pontos de parafusos (42” SD v4)

1.1.5 42" HD v3

Figura 1-9 Vista Externa (42” HD v3)

Figura 1-10 Pontos de parafusos (42” HD v3)

F_14991_003.eps180705

Etiqueta mod. painel

Etiqueta tensãoSerial no.

F_14991_005.eps180705

Etiqueta módulo do PainelEtiqueta número de série Etiqueta Tensão

Nº Item Especifi cação 42” HD v31 Pixel 1024(H) x 768 (V) pixels










10 Dimensões 982(L) x 582(A) x 52.9 (P) mm

11 Peso Módulo 1 Cerca de 18.0kg


60 Hz/ 50Hz, LVDS

5SDI_PDP











10 Dimensões 1000(L) x 598(A) x 64.4 (P) mm



60 Hz/ 50Hz, LVDS

1.1.6 42" HD v4


Figura 1-12 pontos de parafusos (42” HD v4)

1.1.7 50" HD v3



F_14991_010.eps030805

F_14991_011.eps030805

Etiqueta TensãoNúmero Serial Etiqueta Painel Módulo



2 Número de Celulas 4,098 (H) x 768 (V)








10 Dimensões 1184 (L) x 700 (A) x 60.1 (P) mm



60 Hz/ 50Hz, LVDS

6 SDI_PDP



2 Número de Celulas 4,098 (H) x 768 (V)








10 Dimensões 1175 (L) x 682(A) x 65.5 (P) mm



60 Hz/ 50Hz, LVDS

1.1.8 50" HD v4

Figura 1-15 Vista externa (50” HD v4)


1.2 Números Serial

Figura 1-17 Módulo número serial

Figura 1-18 Painel número serial

F_14991_012.eps030805

Voltage label

Panel module label

Serial No.

F_14991_013.eps030805

F_14991_004.eps180705

AreaModule

Line Year Month Date S/ NModelWorkerGroup

Serial No : 0001~9999Data : 01~31Mês : 01~12Ano : 00(2000)

~99(2099)Line No : 1 ~ 9 (0:Pilot Line)Tipo : 02~48 (ex.50HDv3:26)

(Step of even)

2 6 1 4 0 8 07 0 8 6 5

7SDI_PDP

1.3 Vista do Chassis

1.3.1 37” SD v4

Figura 1-19 Localização do Painel (37” SD v4)

Tabela 1-3 Vista PWB (37” SD v4)

12

3

45

876

12, 13, 14 15, 1610 11

2017

21

19

18

9

emaNnoitacoL.oN1 Main PSU Assy PWB PSU2 SUB-PSU Assy PWB SUB-PSU3 LOGIC-MAIN Board Assy PWB LOGIC Main4 X-MAIN Driving Board Assy PWB X Main5 Y-MAIN Driving Board Assy PWBY Main6 LOGIC E BUFFER Board Assy PWB Buffer7 LOGIC F BUFFER Board Assy PWB Buffer8 LOGIC G BUFFER Board Assy PWB Buffer9 Y-BUFFER Board Assy PWB Buffer10 LOGIC + Y-MAIN FFC Cable-flat11 LOGIC + X-MAIN FFC Cable-flat12 LOGIC + LOGIC BUF(E) FFC Cable-flat13 LOGIC + LOGIC BUF(F) FFC Cable-flat14 LOGIC + LOGIC BUF(G) FFC Cable-flat15 LOGIC BUF(E) + LOG. BUF(F) Lead connector16 LOGIC BUF(F) + LOG. BUF(G) Lead connector17 PSU + SUB PSU Lead connector18 PSU + LOGIC BUF(E) Lead connector19 PSU + LOGIC MAIN Lead connector20 PSU + Y-MAIN Lead connector

8 SDI_PDP

1.3.2 42” SD v2


Tabela 1-4 Vista do Painel (42” SD v2)

Logic Main

Y- MAIN

Y- Buffer(upper)

Y- Buffer(lower)

X- MAIN

COF x 7

Logic-buffer (E)

Logic-buffer (F)

Logic-buffer (G)

No. Location Name1 info not available234567891011121314151617181920212223

9SDI_PDP

1.3.3 42” SD v3



No. Location Name1 Main PSU Assy PWB PSU2 SUB-PSU Assy PWB SUB-PSU3 LOGIC-MAIN Board Assy PWB LOGIC Main4 X-MAIN Driving Board Assy PWB X Main5 Y-MAIN Driving Board Assy PWBY Main6 LOGIC E BUFFER Board Assy PWB Buffer7 LOGIC F BUFFER Board Assy PWB Buffer8 LOGIC G BUFFER Board Assy PWB Buffer9 Y-BUFFER (UPPER) Board Assy PWB Buffer10 Y-BUFFER (DOWN) Board Assy PWB Buffer11 LOGIC + Y-MAIN FFC Cable-flat12 LOGIC + X-MAIN FFC Cable-flat13 LOGIC + LOGIC BUF(E) FFC Cable-flat14 LOGIC + LOGIC BUF(F) FFC Cable-flat15 LOGIC + LOGIC BUF(G) FFC Cable-flat16 LOGIC BUF(E) +LOG. BUF(F) Lead connector17 LOGIC BUF(F) +LOG. BUF(G) Lead connector18 PSU + SUB PSU Lead connector19 PSU + LOGIC BUF(E) Lead connector20 PSU + LOGIC MAIN Lead connector21 PSU + Y-MAIN Lead connector22 PSU + X-MAIN Lead connector

10 SDI_PDP

1.3.4 42” SD v4



1

2

3174

65

7

8

109 11 121314

16

15

No. Location NameSPMSSPMS1

2 LOGIC-MAIN Board Assy PWB Logic Main3 X-MAIN Driving Board Assy PWB X Main4 Y-MAIN Driving Board Assy PWB Y Main5 LOGIC E BUFFER Board Assy PWB buffer6 LOGIC F BUFFER Board Assy PWB buffer7 Y-BUFFER (UPPER) Board Assy PWB buffer8 Y-BUFFER (DOWN) Board Assy PWB buffer9 LOGIC + Y-MAIN FFC cable-flat10 LOGIC + X-MAIN FFC cable-flat11 LOGIC + LOGIC BUF (E) FFC cable-flat12 LOGIC + LOGIC BUF (F) FFC cable-flat13 LOGIC BUF (E) + (F) Lead connector14 SMPS + LOGIC BUF (E) Lead connector15 SMPS + LOGIC MAIN Lead connector16 SMPS + Y-MAIN Lead connector17 SMPS + X-MAIN Lead connector

11SDI_PDP

1.3.5 42” HD v3

Figura 1-23 Localização do Painel (42” HD v3)

Tabela 1-7 Vista do Painel (42” HD v3)

22

5

6

8

9

17

1821

19

14 15

1

24

20

320

13

117

10

1216

emaNnoitacoL.oN1 Main PSU Assy PWB PSU2 SUB-PSU Assy PWB SUB-PSU3 LOGIC-MAIN Board Assy PWB LOGIC Main4 X-MAIN Driving Board Assy PWB X Main5 Y-MAIN Driving Board Assy PWB Y Main6 LOGIC E BUFFER Board Assy PWB Buffer7 LOGIC F BUFFER Board Assy PWB Buffer8 Y-BUFFER (UPPER) Board Assy PWB BuffeR9 Y-BUFFER (DOWN) Board Assy PWB Buffer10 LOGIC + Y-MAIN FFC Cable-flat11 LOGIC + X-MAIN FFC Cable-flat12 LOGIC + LOG. BUF(E) (Down) FFC Cable-flat13 LOGIC + LOG. BUF(F) (Down) FFC Cable-flat14 LOGIC + LOGIC BUF(E) (Up) FFC Cable-flat15 LOGIC + LOGIC BUF(E) (Up) FFC Cable-flat16 LOGIC BUF(E) + LOG. BUF(F) Lead connector17 PSU + SUB PSU Lead connector18 PSU + LOGIC BUF(E) (UP) Lead connector19 PSU + LOGIC BUF(E) (Down) Lead connector20 PSU + LOGIC MAIN Lead connector21 PSU + Y-MAIN Lead connector22 PSU + X-MAIN Lead connector

12 SDI_PDP

1.3.6 42” HD v4


Tabela 1-8 Vista do Painel (42” HD v4)

emaNnoitacoL.oNSPMSSPMS1

2 LOGIC-MAIN Board Assy PWBLOGIC Main3 X-MAIN Driving Board Assy PWBX Main4 Y-MAIN Driving Board Assy PCBY Main5 LOGIC E BUFFER Board Assy PWB Buffer6 LOGIC F BUFFER Board Assy PWB Buffer7 Y-BUFFER (UPPER) Board Assy PWB Buffer8 Y-BUFFER (DOWN) Board Assy PWB Buffer9 LOGIC + Y-MAIN FFC Cable-flat10 LOGIC + X-MAIN FFC Cable-flat11 LOGIC + LOGIC BUF(E) FFC Cable-flat12 LOGIC + LOGIC BUF(F) FFC Cable-flat13 LOGIC BUF(E) + LOG. BUF(F) Lead connector14 SMPS + LOGIC BUF(E) Lead connector15 SMPS + LOGIC MAIN Lead connector16 SMPS + Y-MAIN Lead connector17 SMPS + X-MAIN Lead connector

13SDI_PDP

1.3.7 50” HD v3


Tabela 1-9 Vista do painel (50” HD v3)

2026

352728 32

109

1112

33 34

2 1

514154

30

313

876

24

2122

19

16 18 1729

31 23 25

emaNnoitacoL.oNUSPBWPyssASUPniaM1

USP-BUSBWPyssAUSP-BUS23 LOGIC-MAIN Board Assy PWBLOGIC Main4 X-MAIN Driving Board Assy PWBX Main5 Y-MAIN Driving Board Assy PCBY Main6 LOGIC E BUFFER Board Assy PWB Buffer7 LOGIC F BUFFER Board Assy PWB Buffer8 LOGIC G BUFFER Board Assy PWB Buffer9 LOGIC H BUFFER Board Assy PWB Buffer10 LOGIC I BUFFER Board Assy PWB Buffer11 LOGIC J BUFFER Board Assy PWB Buffer12 Y-BUFFER (UPPER) Board Assy PWB Buffer13 Y-BUFFER (DOWN) Board Assy PWB Buffer

reffuBBWPyssAR-BUS41reffuBBWPyssAL-BUS51

16 LOGIC + Y-MAIN FFC Cable-flat17 LOGIC + X-MAIN FFC Cable-flat18 SUB R + LOGIC FFC Cable-flat19 SUB L + LOGIC FFC Cable-flat20 LOG.BUF(I) + LOG.BUF(J) (Up) FFC Cable-flat21 LOGIC + LOG. BUF(E) (Down) FFC Cable-flat

22 LOGIC + LOG. BUF(F) (Down) FFC Cable-flat23 LOGIC + LOG. BUF(G) (Down) FFC Cable-flat24 LOGIC BUF(E) + LOG. BUF(F) Lead connector25 LOGIC BUF(F) + LOG. BUF(G) Lead connector26 LOGIC BUF(H) + LOG. BUF(I) Lead connector27 LOGIC BUF(I) + LOG. BUF(J) Lead connector28 Y-MAIN + LOGIC BUF(H) Lead connector29 Y-MAIN + LOGIC BUF(E) Lead connector30 PSU + LOGIC MAIN Lead connector31 PSU + LOGIC BUF(E) Lead connector32 PSU + LOGIC BUF(H) Lead connector33 PSU + Y-MAIN Lead connector34 PSU + X-MAIN Lead connector35 PSU + SUB PSU Lead connector

emaNnoitacoL.oN

14 SDI_PDP

1.3.8 50” HD v4


Tabela 1-10 Vista do painel (50” HD v4)

1

2

4

67

1110 12 14

15 16

18

56

17

19

22

2324

1918

21

20

13

7

8

3

9

5

emaNnoitacoL.oNSPMSSPMS1

2 LOGIC-MAIN Board Assy PWBLOGIC Main3 X-MAIN Driving Board Assy PWBX Main4 Y-MAIN Driving Board Assy PCBY Main5 LOGIC E BUFFER Board Assy PWB Buffer6 LOGIC F BUFFER Board Assy PWB Buffer7 LOGIC G BUFFER Board Assy PWB Buffer8 Y-BUFFER (Upper) Board Assy PWB Buffer9 Y-BUFFER (Down) Board Assy PWB Buffer10 LOGIC + Y-MAIN FFC Cable-flat11 LOGIC + X-MAIN FFC Cable-flat12 LOGIC + LOG. BUF(G: Down) FFC Cable-flat13 LOGIC + LOG. BUF(F: Down) FFC Cable-flat14 LOGIC + LOG. BUF(E: Down) FFC Cable-flat15 LOGIC + LOG. BUF(E: Upper) FFC Cable-flat16 LOGIC + LOG. BUF(F: Upper) FFC Cable-flat17 LOGIC + LOG. BUF(G: Upper) FFC Cable-flat18 LOGIC BUF(E) + LOG. BUF(F) Lead connector19 LOGIC BUF(F) + LOG. BUF(G) Lead connector20 SMPS + LOGIC BUF(G: Down) Lead connector21 SMPS + LOGIC BUF(E: Upper) Lead connector22 SMPS + LOGIC MAIN Lead connector23 SMPS + Y-MAIN Lead connector24 SMPS + X-MAIN Lead connector

15SDI_PDP

Índice deste capitulo:2.1 Precauções para Manusear 2.2 Precauções de Segurança2.3 Notas

Nota: • Autorize apenas pessoas credenciadas para efeturar os servi- ços neste módulo. • Quando usando/manuseando esta unidade, tenha especial atenção para o Módulo PDP: cumpra todas as regras, avisos e/ou cuidados. • “Avisos” indica um perigo que pode levar à morte ou ferimento se o aviso for ignorado e o produto ser manuseado incorretamente. • “Cuidado” indica um perigo que pode levar a ferimento ou danos à propriedade se o cuidado for ignorado e o produto for manuseado incorretamente.

2.1 Precauções de Manuseando

• O módulo PDP usa alta tensão que é danoso ao ser humano. Antes da operação do PDP, limpe sempre o pó para prevenir curto circuito. Tenha cuidado ao tocar o dispositivo do circuito quando for ligá-lo.

• O módulo PDP é sensível a poeira e umidade. Portanto, a montagem e desmontagem deve ser feito em um local sem poeira.

• O módulo PDP tem muitos dispositivos elétricos. O coorde-nador do serviço deve usar equipamento (por exemplo, anel terra) para prevenir choque elétrico e roupas apropriadas para prevenir eletrostática.

• O módulo PDP usa um conector de intensidade na que funciona apenas pela conexão exata com o cabo no. O operador deve prestar atenção para uma conexão completa onde o conector é re-conectado após a manutenção. • A tensão do capacitor restante no painel circuito do módulo PDP permanece temporariamente após desligá-lo. O operador deve esperar para o descarregamento da tensão restante durante o último minuto.

2.2 Precaução de Segurança

2.2.1 Precaução de Segurança

• Antes de trocar um painel, descarregue forçosamente a eletricidade restante do painel. • Após conexão do FFC e TCPs no módulo, re-veri que se eles estão perfeitamente conectados. • Para prevenir o choque elétrico, tenha cuidado para não tocar nas ligações durante operação dos circuitos. • Para prevenir o circuito Lógico de danos devido ao mau funcionamento, não conecte/desconecte os sinais de cabos durante as operações do circuto. • Faça os ajustes minuciosos da etiqueta de tensão e no isola- mento da tensão. • Antes de re-instalar o chassis e o painel chassis, assegure-se de usar todas os materiais de proteção incluídos os não-metal e do tipo da cobertura da divisória. • Cuidado para a troca de padrão: Não faça instalação de nenhum dispositivo adicional no módulo e não troque o padrão do circuito elétrico. • Por exemplo: Não insira um conector de áudio ou vídeo subs- tituto. Se for inserido causará danos a segurança. Se for trocado o padrão ou inserido a garantia da manutenção não será efetuada. • Se alguma parte do o estiver superaquecido por danos, troque-o por um novo imediatamente e identi que a causa

do problema removendo os fatores de risco. • Examine cuidadosamente o estado do cabo se esta torcido, dani cado ou deslocado. Não troque o espaço entre as partes e o painel circuito. Veri que o cabo de força. • Nota Segurança do Produto: Alguns materiais elétricos ou ins- trumentos tem caracteríscas especiais invisíveis que foram relatadas na segurança. Em caso das partes trocadas por outras, mesmo que a Tensão e o Watt for maior que antes, a função de Segurança e Proteção será perdida. • A energia sempre deve ser desligada, antes da próxima manu- tenção. • Veri que no painel as condições dos parafusos, partes e os arranjados após a manutenção. Veri que se o material ao redor das partes estão dani cados. 2.2.2 Precauções ESD

Existem partes que são facilmente dani cadas pela eletrostá- tica (por exemplo Circuitos Integrados, FETs, etc). A taxa de danos eletrostáticos do produto será reduzido pelas seguintes técnicas: • Antes de manusear as partes/paineis dos semicondutores, deve-se remover a eletricidade positiva pela conexão terra ou deve-se usar a pulseira anti-estática e anel (deve- se operar após remover a poeira. Vem sob a precaução de choque elétrico). • Após remover o painel, coloque-o com as trilhas em uma superfície condutora para impedir carga. • Não use material químico contendo Freon. Isto gera eletricidade positiva que pode dani car os dispositivos sensíveis do ESD. • Você deve usar um dispositivo de soldagem para terra quando da soldagem ou de-soldagem destes dispositivos. • Você deve usar uma solda anti-estática para remover o dispositivo. A maioria das remoções dos dispositivos não tem anti-estástica que pode trocar uma eletricidade positiva su ciente por danos a estes dispositivos. • Antes de remover o material de proteção da ligação do novo dispositivo, faça a proteção no contato com o chassis ou o painel. • Ao entregar um dispositivo desembalado para a recolocação, não se mova muito. Movimento gera eletrostática su ciente para dani car o dispositivo (pés no carpete, por exemplo). • Não retire um dispositivo novo da caixa protetora antes de estar pronto para ser instalado. A maioria dos dispositivos tem uma ligação que é facilmente curto-circuitada por materiais condutores (como a espuma e o alumínio condutores).

2.4 Notas

Uma placa de vidro é posicionada antes do display de plasma. Esta placa de vidro pode ser limpa com um pano delicado umidecido. Se devido as circunstâncias houver alguma sujeira entre a placa de vidro e o painel display de plasma, é recomendado fazer uma manutenção apenas por um empre- gado quali cado da assitência.

2.3.1 Manuseio Seguro do PDP

• Os procedimentos de trabalho mostra como as indicações da “Nota” são importantes para assegurar-se da segurança do produto e da assistência técnica. Certi que-se de seguir estas instruções.

• Antes de iniciar o trabalho, tenha um espaço de funcionamento su ciente.

• Todas as vezes que ajustar e veri car o produto, certi que-se de desligar a chave principal Power e desconectar o cabo de força da fonte do display (gabarito ou o próprio display)

2. Instruções de Segurança e de Manutenção, Avisos, e Notas

16 SDI_PDP

durante o serviço. • Para prevenir choques elétricos e ruptura dos paineis, inicie o

serviço ao menos 30 segundos após desligar a energia princi-pal. Especialmente quando na instalação e remoção do Painel de Alimentação e o painel SUS em que as tensões altas são aplicadas, inicie o serviço ao menos 2 minutos após desligar a energia principal.

• Enquanto a energia principal estiver ligada, não toque em nenhuma parte ou circuitos à exceção destes especí cos. O bloco da Fonte de Alimentação de alta tensão dentro do módulo PDP tem um terra utuando. Se alguma conexão à exceção de uma especí ca é feita entre a medição do equipa-mente e o bloco da fonte de alimentação de alta tensão, pode-se resultar em choques elétricos ou ativação do disjuntor de circuito do escapamento-deteção.

• Quando da instalação do módulo PDP e remoção da embala-gem, certi que-se de ter ao menos duas pessoas efetuando o trabalho e assegure-se de que os cabos exíveis da placa de circuito do módulo PDP não esteja amassado pela embala-gem.

• Quando a superfície do painel estiver em contato com os materiais amortecedores, certi que-se que não existe material estranho em cima dos materiais amortecedores. Falhas nesta observação pode resultar em riscos na superfície do painel pelos materiais estranhos.

• Quando manusear o painel circuito, certi que-se de remover a eletricidade estática do seu corpo antes.

• Certi que-se de manusear o painel circuito prendendo as peças grandes como o dissipador de calor ou o trasformador. Falhas nesta observação pode resultar em ocorrência de uma anormalidade nas aréas soldadas. Não amontoe o circuito. Falhas nesta obervação pode resultar em problemas de arra-nhões e deformações nas partes, choques elétricos devido ao residual elétrico da carga.

• Roteamento dos os e repará-los na posição deve ser feito de acordo com a con guração original de roteamento e xação quando o serviço estiver completo. Todos os os são rote-ados afastados das aréas que se tornam quentes (como o dissipador de calor). Estes os são xados na posição com as braçadeiras de modo que estes não se movam, desde modo assegurando-se de que não sejam dani cados e seus materiais não se deterioram sobre períodos de tempo longos. Conseqüentemente, distribua os cabos e repare-os para a posição e estado original usando as braçadeiras.

• Faça uma veri cação de segurança quando o serviço estiver completo.Veri que os pontos periféricos do serviço para certi -car-se de não haver nenhuma deterioração durante o serviço. Também veri que os parafusos, partes e cabos removidos para nalidades de serviços de manutenção, se todos foram retornados a suas posições apropriados de acordo com o original.

17SDI_PDP

3. INSTRUÇÕES DE USO Veja o manual de usuário no GIP

18 SDI_PDP

4. Instruções MecânciasÍndice deste capítulo:4.1 Desmontagem/Montagem4.1.1 Flexibilidade do Circuito Impresso do Y-Buffer (superior e inferior)4.1.2 Conector Cablo flat do Painel X-principal4.1.3 FFC e TCP do Conector4.1.4 Troca dos paineis LBE, LBF, LBG 4.1.5 Troca dos paineis YBU, YBL e YM

4.1 Desmontagem/ Montagem

4.1.1 Flexibilidade do Circuito Impresso do Y-Buffer (superior e inferior)

• Desmontagem: Retire o FPC do conector segurandoa ligação do FPC com ambas as mãos.

• Montagem: Empurre a ligação do FPC com a mesma força de ambos os lados do conector.

Nota: Certifique-se para não danificar o pino conectordurante o processo.

Figura 4-1 Desmontagem do PFC do Y-buffer

Figura 4-2 Montagem do FPC do Y-buffer

19SDI_PDP

4.1.2 Concector Cabo Flat do Painel X-principal

• Desmontagem:1. Retire a trava do conector.2. Retire o cabo Flat pressionando para baixo levemente.3. Puxe o Cabo Flat.

• Montagem: Coloque o Cabo Flat no conector pressionandopara baixo levemente até ouvir o som de travamento (”Click”)

Figura 4-3 Desmontagem do FCC do painel X-principal

Figura 4-4 Montagem do FCC do painel X-principal

20 SDI_PDP

4.1.3 FFC e TCP do Conector

• Desmontagem do TCP:1. Abra a trava cuidadosamente.2. Empurre o TCP do seu conector.

• Montagem do TCP:1. Coloque o TCP no conector cuidadosamente.2. Feche a trava completamente (até ouvir um “Click” ).

Notas:• Verifique se algum material estranho está dentro do

conector antes da montagem do TCP.• Tenha cuidado, para não danificar o ESD do painel

durante o manuseio do TCP.

Figura 4-5 Desmontagem do TCP

Figura 4-6 Re-montagem do TCP

Figura 4-7 Montagem errada do TCP

Figura 4-8 Desmontagem e re-montagem do FFC

O procedimento demontagem e desmontagem do FFC é o mesmo do TCP

21SDI_PDP

4.1.4 Troca dos paineis LBE, LBF, LBG

1. Dependendo do modelo (veja “foto 2” para modelo):– 42" SD v3 - Remova os parafusos na ordem 2-3-5-7-1-

4-6 (e 10-11-13-16-9-12-14 para HD) do dissipador decalor e então remová-o (foto 1).

– 42" SD v4 - Reova os parafusos na ordem 2-4-1-5-3 do dissipador de calor e então remová-o (foto 1).

– 42" HD v3, 37" SD v4, 50" HD v3 - Remova osparafusos na ordem “Centro - Lateral Esquerda - Lateral Direita”do dissipador de calor e então solte o dissipador de calor.

– 50" HD v4 - Remova os parafusos na ordem 2-3-1-4 do dissipador de calor e então remová-o (foto 1).

2. Remova o TPC, FFC, e cabo de força dos conectores.

3. Remova todos os parafusos do painel defeituoso.4. Remova o painel defeituoso.

Nota: Quando for trocar o painel Logic ou painel Y-principal para o painel livre-ligação (Pb-livre), sempre troque-os juntos.(isto é válido apenas para os displays 37” SD v4!).

5. Troque o painel novo e então aperte os parafusos firmemente.6. Limpe os conectores.7. Re-conecte TCP, FFC, e cabo de força para

conectar.8. Re-monte o dissipador de calor TCP. Use a mesma ordem

montada acima.

Atenção: Se você apertar muito firme os parafusos, é possível danificar oDriver IC do TCP.

Figura 4-9 Photo 1 - Remoção do dissipador de calor

22 SDI_PDP

Left Centre Right

Figura 4-10 Foto 2 - 37” SD v4

4 6 1 7 5 32Figura 4-11 Foto 2 - 42” SD v2 e v3

23SDI_PDP

11 2 3 4 5

1 2 3 4 5

Figura 4-12 Foto 2 - 42” SD v4

Figura 4-13 Foto 2 - 42” HD v3


1 2 3 4 5

1 2 3 4 5

1 2 3 4 5

1 2 3 4 5

24 SDI_PDP

Left Centre Right


Figura 4-16 Foto 2 - 50” HD v4F_14991_029.eps

030805

25SDI_PDP

4.1.5 Troque os paineis YBU, YBL e o YM

1. Separe todos os conectores FPC do YBU (Y-Buffer superior)e YBL (Y-Buffer inferior). Veja “Foto 1”.

2. Separe todos os conectores do CN5001 e CN5008 do Y-Principal. Veja “Foto 2”.

3. Solte todos os parafusos dos paineis YBU, YBL, e YM. Veja“Foto 3”.

4. Remova o painel do chassis.5. Remova os conectores CN5006 e CN5007 entre

YBU, YBL e YM.6. Remova o YBL e YBU do Y-principal.7. Remova o painel defeituoso.

Nota: Quando for trocar o painel Logic ou Y-principal porum painel ligação-livre (Pb-free), sempre troque-os juntos.(isto é válido apenas para os displays 37” SD v4!)

8. Re-montagem do painel YBU e YBL para Y-Principal.9. Conecte CN5006 e CN5007 entre YBU, YBL e YM.

Veja “Foto 4”.10. Coloque o painel no chassis e parafuse-o.11. Conecte FPC e YM no painel. Veja

“Foto 5”.12. Ligue o módulo e verifique as formas de onda do

painel.13. Desligue-o após as formas de onda serem ajustadas.

Figura 4-17 Foto 1, 2, e 3: Desmontagem do YBU, YBL, e YM

Figura 4-18 Foto 4 e 5: Re-montagem do YBU, YBL e YM.

26 SDI_PDP

5. Modo de Serviço, Códigos de Erro e Localizando FalhasÍndice do capítulo:5.1 Manutenção das Ferramentas5.2 Encontrando Falhas5.3 Forma Descrição de Defeitos

5.1 Manutenção das Ferramentas

5.1.1 ComPair

Para os modelos v3 e v4, será possível gerar padrão de teste com o ComPair. A inferface ComPair deve ser conectada aoPainel Logic Board com o cabo de interconexão especial(veja tabela abaixo).

5.1.2 Outras Ferramentas de Serviço

Tabela 5-1 Ferramentas de serviço

Figura 5-1 Amortecedores de espuma

Figura 5-2 V2 jig

Figura 5-3 V3 jigFerramentas de serviçoJumper J8002 + V2 JIG kit conectorV3 JIG conector + reparo painel SDIJumper J8002 para ser usado no kit con.V2 JIG conector para ser usado no kit con.ComPair / SDI cabo interconectorAmortecedores de espuma (2 pcs.)

27SDI_PDP

5.2 Encontrando Falhas

Figura 5-4 Qual manutenção de cenário?

Chassis ?

FM242

Manutenção de cenário 42” SD v2

Manutenção de cenário42”/50” SD/HD v3

Primeiro cheque o aparelho de TV completamente

Sintoma de Falha?

Cheque se LVDS do SCAVIOou painel SSB está OK.

Use Ferramenta LVDs quando possível.

Saída do SSB / SCAVIOestá OK?

Cenário manutenção SDI Falha encontrada: Falha no DisplayAplicação de Manutenção Philips

Veja Manual de Serviçorelatado no chassis.

Não

Fonte de alimentaçãoestá funcionando?

Veja“Verifique Fonte de alimentação”

e repare cenáriocom aplicativos Philips

ou PDP checando posição única

Não

FTP1.1F21RE

FM24_AB

LC4.7 FTP2..2LC4.7

Manutenção de cenário

42”/50” SD/HD v4

Manutenção de cenário 37” SD v4

Fonte de alimentação não está funcionando.Nenhuma saída de tensão.

FTP2..4LC4.9BP2.x

28 SDI_PDP

Figura 5-5 Vista sintoma de Falha (TV completo)

Nenhuma saída de TensãoOperação de tensão não existe

Operação de tensão existe,

mas nenhum Display Display anormal, nãoabre ou Linhas em curto

Algumas linhas horizontais ouverticais não existem no

Display.Continua aberto

Primeiro cheque aparelho de TV competamente.

Sintoma de Falha?

Veja fluxo“Checar Fonte de Alimentação”

(versão dependente)

Veja fluxo“Sem Display”

Veja fluxo “Display anormal”

É relatado par X-Principal, Y-Principal e Y-buffer.

Veja fluxo “Continua Aberto / Curto”

Linhashorizontaisou verticais?

Vertical

É relatado para Logic endereço Buffer.

Veja fluxo

“Endereço Aberto / Curto”

Horizontal

29SDI_PDP

Figura 5-6 Cenário de manutenção v2 paineis posição única

Manutenção 42 SD v2posição única

Identificação PDP =S42SD-YD06

Cheque número tipo PDP

Para desconectar FM242 e remover Painel SCAVIO .Para FTP1.1 desconectar e remover SSB e painel Audio.

Conecte Jig para CN8002 (13 pinos).Curto circuito entre pinos 1 & 2 = Chave On/Off (chave livre).

Chave entre os pinos 8 & 11 chave linha standby.

Y

Não

Veja v3 ou v4 cenário de manutenção

Curto do Jumper J8002.

Ajuste a chave DIP 2 “on”..o painel principal Logic para “off”.

Plugue no cordão de força

Chave conectora Jig ligada.

LED Stby verde8003 está ligado?

LEDs verdes 8001& 8002 ligados?

Yes

Alimentação standbydefeituosa

Troque Fonte de Alimentação

Não

Veja encontrando falhas:

Sim

Veja “Cheque fonte de alimentação” procedimento de

manutenção para versão v2Chave ligada via conector Jig

ProtectionLED8004 is “on”?

Sim

Não

Sem Display Display AnormalAlgumas linhas horizon-tais ou verticais não

existem

30 SDI_PDP

Figura 5-7 Cenário de manutenção 42”/50” SD/HD v3 paineis posição única

Manutenção 42" & 50" SD/HD v3

Cheque número tipo PDP :

PDP identificação =

posição única

S42SD-YD05 ou YB03?S42AX-XD02 ou XB01?S50HW-XD03 ou XB02?

Desconecte e remova painel SB FTP2.2 ou LC4.7 Remova chassis plastico para ter acesso a todos ospaineis.

Conecte Jig com chave para Sub PSU 9004/9005

Ajuste DIP chave 3 para modo interno.

Posição do DIP Chave Int ou Ext indicada no painel.

Conector Jig ligado.

LED verde Stby8003 ligado ?

LED verde 8001& 8002 ligados?

Sim

Veja v2/v4 cenário manutenção

Outro tipo de PDP

Fonte standbydefeituosa

42-polegadas

50-polegadas

Troque painel Fonte alimentação.

Não

Veja encontrando falha:

Sim

Veja “Cheque fonte de alimentação” procedimento de manutenção para versões v3/v4

Conector Jig ligado.

ProteçãoLED8004 ligado?

Sim

Não

Sem Display Display AnormalAlgumas Linhas horizon-tais ou verticais não existem

1 2 3 4 1 2 3 4

Internal External1 2 3 4 1 2 3 4

Interno Externo

CN9004

CN9005

Chave

SubPSU

Conecte Rede para painel PSU (CN8001 no PSU, use filtro de rede).Ligue PDP com chave.

31SDI_PDP

Figura 5-8 Cenário de manutenção 37” SD v4 paineis posição única

Manutenção 37" SD v4

Cheque número tipo PDP

PDP identificação =S37SD-YD02?

Desconecte e remova SSB (e outros aplicativos Philips).Remova chassis de plastico para ter acesso a todosos paineis

- insira jumper CN2008 no pain. Logic p/ imagem branca cheia. APENAS para o jumper que deve ser trocado!

2. Insert jumper at CN8012 for stand alone application

- Conecte chave Jig para Sub PSU pos. 9004/9005

- Conecte Rede para painel PSU (CN8001 no PSU, use filtro de rede).

LEDs verdes

(ajuste de jumper ok?)ligados ?LD8001, LD8003

localize o fluxo apropriadopara a versão PDP version

Outro tipo PDP

Fonte de alimentaçãodefeituosa

Troque Fonte de Alimentação

Não

veja encontrando falha:

PSU ok. Se problemas no display,

Veja “Cheque Fonte de alimentação” procedimento de manutenção para versão v4

Sim

Não

Sim

Sem Display Display anormalAlgumas linhas horizon-tais e verticais não existem

posição única

Determine defeito através da tabela de erro

ProteçãoLED BLD8001 está

piscando?

LED Condição de erro detectado1 time V_A OVP, UVP2 times V_G OVP, UVP3 times D5VL OVP, UVP4 times D3V3 OVP, UVP5 times V_S OVP, UVP6 times V_SET OVP, UVP7 times V_SCAN OVP, UVP8 times VE OVP, UVP9 times Over-temperature (> 105 oC)10 times DC_PROT11 times ALT_SIG12 times TIME_OVER

CN9004

CN9005

Chave

SubPSU

- Chave PDP ligada

32 SDI_PDP

Figure 5-9 Cenário de manutenção 42”/50” SD/HD v4 paineis posição única

Manutenção 42" & 50" SD/HD v4

Cheque número do tipo PDP:

PDP identificação =S42SD-YD07?S42AX-YD01?S50HW-XD04?

Desconecte e remova SSB.Remova o chassis plastico para ter acesso a todos os paineis

- Insira jumpers em J8003, J8004 (e BJ8902 paraapenas aplicação de posição sem painel Logic).

- Insira jumper CN2012 no painel Logic para imagem totalmente branca.

Conecte Rede para painel PSU (CN8001 na Fonte de alimentação, use filtro de rede).

LEDs Verdes

estão ligados?8002, 8001, BD8903 (no PSU)

Outro tipo de PDP

Fonte de alimentaçãoestá defeituosa

Troque painelFonte de alimenta- ção

Não

acesse parte encontrando falhas:

PSU ok. Se mostra problemas,

Acesse “Cheque Fonte de Alimentação” procedimento de manutenção para versão v4.

Sim

Não

Sim

Sem Display Display AnormalAlgumas linhas horizontais ou verticais não existem

posição única

Determine partedefeituosa via tabela de erro.

ProteçãoLED BD8903 está

piscando?

Assinatura LED Condição para detecção de erro1 time V_A OVP, UVP2 times 12V OVP, UVP3 times V_SCAN OVP, UVP4 times D3V3 OVP, UVP5 times V_S OVP, UVP6 times V_G OVP, UVP7 times V_SET OVP, UVP8 times V_E OVP, UVP9 times Over-temperature (> 105 oC)10 times PFC_OK UVP (> 330 V)11 times 5V2 OVP or Active DC_PROT13 times D5VL OVP, UVPLED8002 LED8001 CN8001

BD8903

BJ8902right pos.

J8004

J8003

(função jumper ok?)

Situação apropriada no fluxo paraversão PDP

33SDI_PDP

Figura 5-10 Cheque Fonte de alimentação para os modelos v2

Cheque Fonte de alimentação (versões v2)

LED8003Stby está ligado?

LEDs Verdes8001, 8002estão ligados?

Conecte aparelho na rede.Ligue (com chave)

Cheques saídas SMPS

Vs, Va, Vset, Ve, Vscveja Sticker

Sim

Não

Cheque CN8004 / 2 pinoconector 220V AC

Cheque F8002Fusível 250V/8A

Atos ligado/desligado retransmitir RLY8001/8002 ? Chave ligada via 1 ou 2

Cheque proteção vermelhaLED8004

Sim

Não

Desconecte VA Logic BufferCN8010 / CN8011

Desconectar X-principal CN8007

SMPS desligado?ED8004 vermelho ligado.

Proteção

Rede reconectadaChave ligada via 1 ou 2

Fonte standby esta defeituosa.Troque PSU

Sim

Ativado SAMou SDM

Desconectar cabo de rede

Desconectar Y-principal CN8008

SMPS está funcionando? Desconectar cabo de rede

Não

Rede desconectada

Reconectar rede. Chave Ligada via 1 ou 2

SMPS estáfuncionando?

Não

Troque painelY-principal

Troque painelX-principal


Não

Troque painel defeituoso

Logic Buffer

Sim

Reconecte rede. Chave Ligada via 1 ou 2

Troque PSU

Sim

Cheque linha Stanby pino 11no CN8002 deve ser Baixo.

Acesse manutenção de cenário como

única posição

LED no painel principal Logic?

Comunicação de dadosda aplicação Philipspara rede Logic

está OK.

Piscando

Continua Ligado, significasem dados de comunicação sobre cabo LVDS.

LED Verde 8001,8002

e LED Vermelho desligado

Sim

Nenhuma chave ligada do PSU

Chave standby para ligar:1) Via controle remoto quando aplicação Philips 2) Via conector Switch-On-Jig quando aplicação Philips foi removida

Descarregue os capacitores na Fonte de Alimentação,antes de reconectar X, Y ou painel Logic Buffer, use

resistor descarregado 2K4/10W

Acessar manutenção de ce- nário como única posição

LigadoCheque Alimentação

no painel Logic-principal

3.3V e 5V

Se Alimentação na redeLogic não esta OK, troque PSU

ou painel principal Logic

Desligado

34 SDI_PDP

Figura 5-11 Cheque Fonte de alimentação para modelos v3

Cheque CN8001 / 2pino conector 220V ACCheque Fonte de Alimentação (v3 versão)

LED8003Stby está ligado?

LEDs verdes8001, 8002

estão ligados?

Conecte aparelho na rede

Cheque saídas SMPS

Vs, Va, Vset, Ve, Vscveja Sticker

Sim

Não

Cheque Fuse F800 / F8002 / F8003

Atos retransmitir Ligar/Desligar RLY8001/8002 ?

Chave Ligada via 1 ou 2

Cheque Proteção VermelhaLED8004

Sim

Não

Desconecte VA Logic BufferCN8005 / CN800x

Desconectar X-principal CN8002

SMPS desligada?LED8004 vermelho está em.

Proteção


Alimentação standby é defeituosa

Troca PSU

Sim

Ativado SAMou SDM

Desconectar cordão de força

Desconectar Y-principal CN8003


Desconectar cabo de rede

Não

Desconecte rede


SMPS estafuncionando?

Não

Troque painelY-principal

Troque apinelX-principal

SMPS estáfuncionando? Não

Troque painel defeituoso

Logic Buffer

Sim

Reconecte rede. Chave Ligada via 1 ou 2

Troque PSU

Sim

Cheque Stanby Line pino 13no CN8004 deve ser Baixo.

Acesse cenário de manutenção

como única posição

LEDs 3.3V e 5V no painel principal Logic ?

Comunicação de dados daaplicação Philips para rede Logic está OK.

Piscando

Continua ligado, siginifica sem comunicação de dados sobre cabo

LVDS .

Ligado

LED verde 8001,8002

& LED Vermelho estádesligado

Sim

Descarregar capacitores na Fonte de alimentação,antes de reconectar X, Y ou painel Logic Buffer, use 2K4/10W resistor descarregado.

Nenhuma chave ligada do PSU

Chave standby para ligar;1 Via Controle remoto quando aplicação Philips 2 Via conector Switch-On-Jig quando aplicação Philips é removida

Check Fonte dealimentação no

painel Logic Principal

Dados LED ligado principal Logic?

Ligado

Desligado

Acesse cenário de manutenção

como única posição

35SDI_PDP

Figura 5-12 Cheque Fonte de Alimentação para modelos v4

Cheque Fonte de alimentação Philips v4

Conecte aparelho na rede.

Tensão Saída 5V2? Fonte Standby estádefeiutosa.

Troque PSU

Chave Ligada (Ativo Baixo)

LED8002,8001 está ligada?

Em LED8002/8001 desligado, Cheque F8001.Em LED8002 Ligado & 8001 desligado, R8012/8013

BD8903 Pisca? Vários Pisca? (tabela de proteção)

PSU NormalTodos desconecta-dos (BD8903)

Conector CN8001 e Chave Ligados

BD8903 Pisca?

Vários Pisca? (Tabela proteção)

Todos desconecta-dos (BD8903)

Conecte Jumper BJ8901/8902

Conector CN8001 e Chave Ligados

Cheque tensãosaída total?

Troque PSU

Não

Não

Não

Não

Não

Sim

Sim

Sim

Sim

36 SDI_PDP

Figura 5-13 Sintona de falha: “Sem Display”

Sem Display

Cheque Principal Logic Chave Dip esta nomodo interno!

LED pisca?

Principal Logic estado normal

Sim

OK

Cheque Fuse ?

Cheque curto no FET?

Y-Principal & Y-bufferestado normal

Não OK

OK

Não

Cheque Fuse ?

Cheque curtono FET?

Não

Não OK

OK

Restabelece aparelho na fun-ção manutenção como únicaposição

Scavio ou SSB estádesconectado e removido.Fonte de alimentação será iniciada

com conector Jig e chaveDIP no Principal Logic está

no modo interno

Não

Aberto

Sim

Troque o painel principal Logic

Troque o painelY-principal

Troque o painelX-principal

Aberto

Sim

Existe tensões operando, masnenhum Display.

Sem Display é relacionado com Y-Principal, X-Principal ou painelLogic-principal.

Cheque Fontede alimentação na rede

Logic 3V3 & 5V.

Não OK

OK

OK

Forma de onda no ponto de teste Y Buffer? Forma de onda

no ponto de teste X-painel?

Troque o painel PDP

OK

Cheque V-Syncno ponto de teste

painel principal logic

OK

OK

Cheque painel Y-Principal

X-Principalestado normal

Cheque painel X-Principal

Cheque Y Buffer superior

e inferior?

OK

Troque Y buffer

Não OK

37SDI_PDP

Figura 5-14 Sintona de falha: “Display anormal”

Display AnormalExceto para Linhas Horizontal ou Vertical

Cheque FFC(Flat Foil Cables) entre

Logic-main, X-main e Y-main

Logic-MainObservação do

Display anormal

Verificar Y-mainVerificar Fusível e FET Verificar X-Main

Verificar Fusível e FET

Padrão regularanormal

Logic mainestado normal

Troque PDP

Sim

Não

Troque o painel Logic-main

Cheque Xforma de onda

Cheque Rampforma de onda no Y-board (buffer)

1

2

3

Forma de onda?

Cheque acesso painel X-Main

Verifique tensões.Ajuste forma deonda Y

Cheque tensões.Troque painel Y-Main

Nãocorreto

Forma de onda estáOK

Semforma de onda

Forma de onda?

Painel X- main parece estar OK.Cheque fonte de tensões ou troque painel X-Main

Troque painel X-Main

Nãocorreto

Forma de onda estaOK

Forma de onda nãoOK

Troque PDP

38 SDI_PDP

Figura 5-15 Sintoma de falha: “Continua aberto / curto”

Continua Aberto / Curto

Y-FPCContinua aberto

Troque Y-Bufferacima e abaixo

Linhas horizontaisAlgumas linhas horizontais não

existem no Display

Após trocar buffer,re-cheque o estado

FeitoDefeito esta no buffer

Troca o painel (PDP)Existe um defeito no FPC

OK

OK

Linhas horizontaisAlgumas linhas horizontais não parecem ser lincadas

no Video

Y-FPCCurto continuo

Cheque conexõesY-buffer acima e abaixo

Cheque FFC

FPC danificado ou conexãopara PDP

NãoOK

Não ok

39SDI_PDP

Figura5-16 Sintoma da falha: “Endereço aberto / curto”

Endereço Aberto

Linha abertabloco de dados aberto1/2 ou 1/4 do Display está faltandoAberto bloco COF

Logic Main / FFCCheque ou troqueinterconexões

Logic BufferCheque fonte Va

Cheque e/outroque buffer E / F / G

O que é o estatos Aberto?

1 Linhaou 1 Bloco

Metade Bloco /Metade da tela

Troque PDPTroque Logic-Main/

Endereço Buffer E ou F ou G/FFC

Sim

Não

Sim

Feito

Endereçoem Curto

Linha curtoCurto no bloco de dados

NãoOK

Endereço aberto é relacionado comLogic Main, Logic Buffer, FFC, TCP e deste modo.

Endereço em curto é relacionado comLogic Main, Logic Buffer,

FFC, TCP e deste modo.

Logic Main / FFCCheque ou troqueinterconexões

Logic BufferCheque fonte Va

Cheque e/outroque buffer E / F / G

O que é o estatos emCurto?

1 Linhaou 1 bloco

Metade Bloco /Metade da tela

Troque PDPTroque Logic-Main/

Endereço Buffer E ou F ou G/FFC

Sim

Não

Sim

NãoOK

40 SDI_PDP

6. Diagramas em Bloco, Ponto de Teste e Formas de OndaÍndice deste capítulo:6.1 Diagrama em Bloco para Circuito Lógico6.2 Diagrama Painel PSU

6.1 Diagrama em Bloco para Circuito Lógico

Figura 6-1 Diagrama em Bloco (37" SD v4)

Figura 6-2 Diagrama em Bloco (42" SD v2)

- Vcc : Tensão para Controle Lógico- Vdd : Tensão para FET driver- Va : Tensão para pulso de endereço - Vs : Tensão para sustentar pulso- Vsc : Tensão para pulso scan- Ve : Tensão para X ramp pulse- Vset : Tensão para Y ramp pulse

Reference

VsVaVcc

EnableHsync

DCLK

Displayde Dados

DriverTiming

ScanTiming

VddVset Vsc Ve

LVDSInterface

Controle de D

ados

Processador de E

ntrada de Dados

Driver

Controle Tim

ing D

RA

M Row

Driver

Y P

ulseG

erador

852 x 480 Pixels852 x 3 x 480 Cells

Coluna Driver

X P

ulseG

enerator

Circuit DRIVER & Painel

Controle Lógico

DATA_R8 Bits

DATA_G8 Bits

DATA_B8 Bits

Vsync

852× 480 Pixels852× 3× 480 Cells

PY

ulseG

eta

ren

oro

Rw

rD

iver

VsVaV5

Vs ync

EnableHsync

DCLK

AR

DM

DisplayData

irD

verTim

ign

Ctn

oroller

DriverTiming

ScanTiming

Vdd

DATA_R8Bits

Column Driver

Referência

-V3.3 :-V5 :-Vdd :-Va :-Vs :-Vsc :-Ve :-Vset :

Controle Lógico

Circuito Driver & Painel

DATA_G8Bits

DATA_B8Bits

Intu

pD

ataP

rocsesor

aD

tao

Cntorller

PX

ulsee

Gnerator

Vset Vsc Ve V3.3

LVDS

Tensão para Controle LógicoTensão para COF driverTensão para FET driverTensão para pulso de endereçoTensão para sustain driverTensão para scan pulseTensão para X ramppulseTensão para Y ramppulse

41SDI_PDP

Figura 6-3 Diagrama em bloco (42" SD v3)

Figura 6-4 Diagrama em bloco (42" SD v4)

ASIC

SPS- S101

128KDDR

128KDDR

ASIC

SPS- S101

128KDDR

128KDDR

LVDSINPUT(Clock,RGB,Data,V-, H-sync,DE)

I2CInterfacesignal

X, YFETControl

TCPCLK, DATAControl

Diagrama Bloco Principal Lógico

42 SDI_PDP

Figura 6-5 Diagrama em Bloco (42" HD v3)

Figura 6-6 Diagrama em Bloco (42" HD v4)

1024× 768 Pixels

1024× 3× 768 CellsYP

ulse

Generator

Row

Driver

VsVaVcc

Vsync

Enable

Hsync

DCLK

DR

AM

Display

Data

Driver

Tim

ingC

ontroller

Driver

Timing

Scan

Timing

Vdd

DATA_R8Bits

Column Driver

Controle Lógico

Circuito Driver & Painel

DATA_G8Bits

DATA_B8Bits

InputD

ataP

rocessor

Data

Con

troller

XP

ulseG

enerato

r

Vset Vsc Ve

LVDSInterface

Column Driver

- Vcc : Tensão para Controle Lógico- Vdd : Tensão para Fet driver- Va : Tensão para pulso de endereço - Vs : VTensão para pulso sustentado- Vsc : Tensão para scan pulse- Ve : Tensão para X ramp pulse- Vset : Tensão para Y ramp pulse

Referência

ASIC

SPS-NIRB_ 816P

LVDS Input

(DCLK,RGB data,

V/Hsync

X,Ymain

Control

128M

DDR

128M

DDR

TCP

CLK, Data control

I2C Interface

Signal

43SDI_PDP

Figurs 6-7 Diagrama em bloco (50" HD v3)

Figura 6-8 Diagrama em bloco (50" HD v4)

- Vcc : Tensão para Controle Lógico- Vdd : Tensão para FET driver- Va : Tensão para pulso de endereço - Vsc_l : Tensão para baixo sustento- Vscan : Tensão para alto scan - Vb : Tensão para X bias- Vset : Tensão para Y ramp pulse

Reference

1366× 768 Pixels1366× 3× 768 Cells

YP

ulseG

eneratorR

owD

river

Vsync

EnableHsync

DCLK

DR

AM

DisplayData

Driver

Timing

Controller

DriverTiming

ScanTiming

VsVaVcc Vdd

DATA_R8(9)Bits

Column Driver

LOGIC CONTROL

DRIVER CIRCUIT & PANEL

DATA_G8(9)Bits

DATA_B8(9)Bits

InputD

ataP

rocessor

Data

Controller

XP

ulseG

enerator

Vset

Vscan

Vb

LVDSInterface

Column Driver

Vsc_l

44 SDI_PDP

6.2 Diagrama Painel PSU

6.2.1 PSU 37" SD v4

Figura 6-9 layout PSU

Tabela 6-1 Ajuste do nível de tensão

VSCAN

VR8002

VSET

VA8008

VEVA8003

A5SY CODELJ44-00084A

CN8006D5VL D3V3 GND

STAN

DBY

VS_O

NAC

_DET

REL

AYG

ND

D5V

LG

ND

GN

DD

3V3

D3V

3

SERIAL NO.

D3V3

VA8007

L D8004

VedjVuo

L D8003 VA82

08

+5V2

L D8001

PS-374-PH 20040420 ED05

N AC INPUT L100-240V ~ 50/60Hz 6.3 A

CN

8001

PBA FlevA B C D E F G H I1 2 3 4 5 6 7 8 9

VPFC

VR8001

V5

VR8009

VR8005

VG

CN

8002

SX

VS VSG

ND

GN

D

GN

DG

NDVE

VGD

5VL

D5VLVG

GNDVscan

GNDVsetGNDGND

VSVS

SY

CN8003

VA

D5VL

GND

CN8005

BUFFER

CN8004

HIC80038V_STBY

GND+8.8 V

GND+5.2VGND

GND

GND

+12V

POWER_OK5V_Relay

STANDBY

VAVSCAN

D5VLV9VE

VSETVG

+8.6V+ 6.2V+12VD3V3GND

AC_DETDC_PR07 POWER_OK

CN8007

DC_PR07

GNDGNDGNDGNDGND

THEM_SEN+5V2

PIRO PIRO

PFC_OK+6V2

VA

VR8004 VR8006

D5VL

CN8008

DC

_VC

C 0V 0VVP

FC

VPFC

0VHOT(LIVE)

IN-2IN-3 K

AK

A

KA

HIC

8002

HIC

8001

No Tensão de saída (V) Ajuste de tensão -carga nominal Ponto variável da Tensão de saídaV581~V061V071SV2

V08~V06V07AV3V591~V561V081EV4V081~V061V371TESV5

V571-~V541-V061-NACSV6V0.6~V0.5V2.5LV5D7V8.3~V8.2V3.33V3D8

dexiFV51CCV9V6.5~V5.4V4.52V501

dexiFV5.9~V5.8ybdnatS_V911Cheque tensão na etiqueta do PDP para valores corretos.

45SDI_PDP

6.2.2 PSU 42" SD v2

Figura 6-10 layout PSU

Tabela 6-2 Ajuste de nível de tensão

CL 36532011_009.eps050303

COLDHOT

COLDHOT

138004

GREEN

VS

8001

138005

138006

15108009

134138002

1812

5

15

10

1

45

1

1

9

8001

8011

Painel de Proteção

8010

8008

8003

P7 P6 P2 P1P4

P5 P3

P12P13

9

12

5

8

8007 P8P9

P10

P11

P14

GREEN

8002

GREEN8003

RED8004

VE

VA

Vcc VSCAN

VSET8V6 VFAN

DV5

PFC

3V3_VSB_S5V_STBY_S

COLD HOT

V29~V87V78sV1V68~V27V97aV2

V021~V001V701eV3V59~V57V39tesV4V58~V56V97nacsV5

dexiFV51gV6V6.5~V5V2.5V5D7

V7.3~V8.2V3.33V3D8

No Tensão de saída (V) Ajuste de tensão -carganominal Ponto variável da Tensão de saída

Cheque tensão na etiqueta do PDP para valores corretos.

46 SDI_PDP

6.2.3 PSU 42" SD v3

Figura 6-11 Layout PSU

Tabela 6-3 Ajuste nível de tensão

VS

VSCANGNDVSETGND

CN8003

VCCGND

D5VL

VR8004VS

VR8003VSET

VR8005VSCAN

VR8009D5VL

VR8006D3V3

VR8007VA

VR8002VSB

VR8008VE

CN8001AC INPUT

9V_StandbyGND8V6GND

5V_SWGND

12VGND

POWER OK5V_Relay Io_2

GND

GND

VA

GND

VA

DC Prot

GNDGND

PIPQ

GND5V2

GND

Temp Sensor

D3V

3D

3V3

GN

DG

ND

D5V

LG

ND

VS

_ON

5V2

CN8009

CN8008

HIC8002alarm B/D

CN

8007C

N8004

CN8006

CN8005

HIC8003VS sub B/D

HIC8001PFC sub B/D

CN8002

VSD5V

LV

CC

GN

DG

ND

VE GN

D

VSGN

D

PFC0VVC

C

T-VS

T-VSCANT-VCC

T-VSET

T-VA

GND T-3V3 T-5V 9V_Standby 5V2

T-VE

T-VCC-S T-0V

T-VPFC

T-P

FC_V

CC

GREEN

GREEN

GREEN

LED8001

LED8002

LED8003

FAILRED

LED8004

HOTCOLD UP

DOW N

No Tensão de saída (V) Ajuste de tensão -carga nominal Ponto variável da Tensão de saídaV581~V061V571sV1

V08~V56V07aV2V071~V051V061eV3

V59081~V061V371tesV4V57-~V55-V06-nacsV5

V6~V0.4V2.5LV5D6V6.5~V5V3.33V3D7

dexiFV51ccV8


47SDI_PDP

6.2.4 PSU 42" SD v4



No Tensão de saída (V) Ajuste de tensão -carga nominal Ponto variável da Tensão de saídaV512~V591%1±V702SV1

V07~V05%5.1±V07AV2V011~V07%5.1±V011EV3

V012~V081%5.1±V891TESV4V091-~V071-%5.1±V581-NACSV5

dexiF%5±V5BSV6dexiF%5±V51GV7dexiF%5±V2.5LV5D8dexiF%5±V3.33V3D9


48 SDI_PDP

6.2.5 PSU 42" HD v3



VS

VSCANGNDVSETGND

CN8003

VCCGND

D5VL

VR8004VS

VR8003VSET

VR8005VSCAN

VR8009D5VL

VR8006D3V3

VR8007VA

VR8002VSB

VR8008VE

CN8001AC INPUT

9V_StandbyGND8V6GND

5V_SWGND

12VGND

POWER OK5V_Relay Io_2

GND

GND

VA

GND

VA

DC Prot

GNDGND

PIPQ

GND5V2

GND

Temp SensorD

3V3

D3V

3G

ND

GN

DD

5VL

GN

D

VS

_ON

5V2

CN8009

CN8008

HIC8002alarm B/D

CN

8007C

N8004

CN8006

CN8005

HIC8003VS sub B/D

HIC8001PFC sub B/D

CN8002

VSD5V

LV

CC

GN

DG

ND

VE GN

D

VSGN

D

PFC0VVC

C

T-VS

T-VSCANT-VCC

T-VSET

T-VA

GND T-3V3 T-5V 9V_Standby 5V2

T-VE

T-VCC-S T-0V

T-VPFC

T-P

FC_V

CC

GREEN

GREEN

GREEN

LED8001

LED8002

LED8003

FAILRED

LED8004

HOTCOLD UP

DOW N

No Tensão de saída (V) Ajuste de tensão -carga nominal Ponto variável da Tensão de saídaV004~V073V2±V583CFP1V581~V061%1±V571SV2

V08~V56%1±V07AV3V071~V051%2±V061EV4V081~V061%2±V371TESV5

V57-~V55-%2±V06-NACSV6V0.6~V0.4%2±V2.5LV5D7V0.4~V8.2%2±V3.33V3D8

dexiF%5±V51CCV9V0.6~V5.3%3±V4.52V501


49SDI_PDP

6.2.6 PSU 42" HD v4



No Tensão de saída (V) Ajuste de tensão -carga nominal Ponto variável da Tensão de saídaV012~V091V802sV1

V07~V05V07aV2V501~V08V09eV3

V502~V081V591tesV4V502-~V071-V091-nacsV5

dexiFV5bsV6dexiFV51gV7dexiFV2.5LV5D8dexiFV3.33V3D9


50 SDI_PDP

6.2.7 PSU 50" HD v3



VG

VS

VAVR8005

VR8009

VR8004

SX

SY

CN8002

CN

8003

D5V

LV

6G

ND

GN

D

GN

DG

ND V5

V5

V0

V5V9

GNDGNDGND

GND

GNDGND

GNDGND

D6VV6

YscanVset

CN

8006

VAVA

VAVA B

UF

FE

R1

CN

8006

GNDD6V

D3V3V6

V0

V0

+5V2

IV-2

CN

8004

HJC

8003

12VGND

D5V_5WGNDGND8V8

+9V_STBY

GND

GNDPOWER_OK

+5V_RELAY_IDZSTAND_BY

1IV

-3

DC_PROT_INPIROGNDGNDGNDGND

THERMAL_DET+5V2 1

CN

8007

S/N

H8008

VR8007

D3V3

+5VSB

VR8208

VR8006

D5V

VedjVuo

SL

GN

D

GN

DG

ND

GN

DD

3V3

D3V

3

VS

_ON

CN8008

A55V CODE : LJ44-00065AP5-503-PH

AC INPUT

NI

L CN8001

100-240V ~ 50/60Hz BA

WA

RN

ING

FO

R C

ON

TIN

UE

D P

RO

TE

CT

ION

AG

AIN

ST

RIS

K O

F F

IRE

,R

EP

LAC

E O

NLY

WIT

H S

AM

E T

YP

E A

ND

RAT

ING

OF

FU

SE

.

CAUTION

H8001

TOPH8002

PCB NAMEVER. NO.SHEETFILE NAME

P5-503-PHINZI00M5510408191

1 OF 6P5-503-PHINZ1 .PCB

DESIGN CHECK APPROVE

00MS5510408191DIPPING

UL6500:E240806.UL60950:E166582

H8003

HOT (LIVE)

CN8009

DC

_VC

CG

ND

GN

D

VP

FC

IV - 1COLD (ISOLATED)H8005

COMP.SILK SCREEN -P 1/6 -

H8004

PBA Rev HOT (LIVE)

COLD (ISOLATED)

A B C D E F G H I1 2 3 4 5 6 7 7 9

VR8001

VPFC

HC

8001

DONGAH ELECOMM

No Tensão de saída (V) Ajuste de tensão -carga nominal Ponto variável da Tensão de saídaV004~V073V2±V583CFP1V581~V061%1±V571SV2

V08~V56%1±V07AV3V071~V051%2±V061EV4V081~V061%2±V371TESV5

V57-~V55-%2±V06-NACSV6V0.6~V0.4%2±V2.5LV5D7V0.4~V8.2%2±V3.33V3D8

dexiF%5±V51CCV9V0.6~V5.3%3±V4.52V501


51SDI_PDP

6.2.8 PSU 50" HD v4



7. Esquemas Elétricos e LayoutsNão aplicados.

No Tensão de saída (V) Ajuste de tensão -carga nominal Ponto variável da Tensão de saídaV512~V591%1±V002SV1

V07~V05%5.1±V07AV2V011~V07%5.1±V001EV3

V012~V081%5.1±V591TESV4V581-~V071-%5.1±V571-NACSV5

dexiF%5±V5BSV6dexiF%5±V51GV7dexiF%5±V2.5LV5D8dexiF%5±V3.33V3D9


52 SDI_PDP

8. Ajusteindíce deste capítulo:8.1 Ajustes 37” SD v48.2 Ajustes 42” SD v28.3 Ajustes 42” SD v38.4 Ajustes 42” HD v38.6 Ajustes 42” HD v48.7 Ajustes 50” HD v38.8 Ajustes 50” HD v48.9 Valores ajustados (todas as telas)

Nota:• As figuras podem diferir devido aos diferentes modelos.

Importante: Remova todos os saltos não-padrão e resete todos aschaves DIP, após a manutenção!

8.1 Ajustes 37” SD v4

1. O padrão de ajuste para Branco Total (local CN2008 noPainel Lógico).

2. ajuste Vsch (veja Figura “Localizando ponto de teste LJ92-0102A”para -38V (veja Figura “Ajuste de forma de onda (Painel -Y)”).Cheque com um multímetro digítal, conectado entre o ponto deteste Y-scan e grupo. Ajuste da tensão comVR5000.

3. Cheque forma de onda usando um Osciloscópio.• Desencadeando através do V_TOGG do Painel LOGIC (veja

Figura “Logic PWB”).• Conecte o ponto de teste “ODD” , localizado no centro do

Y_buffer (veja Figura “Localizando Potenciômetro LJ92-01149A”), para outro canal, então verifique a primeiraforma de onda Subfield de um TV-Field.

• Cheque a forma de onda ajustando Divisão Horizontal doosciloscópio.

4. Ajuste o tempo plano da rampa crescente do 1st subframe para40 μS com VR5001 (veja Figura “Ajuste do tempo plano da rampacrescente”).

5. Ajuste o tempo plano da rampa decrescente do 1st subframepara 16 μs com VR5002 (veja Figura “Ajuste do tempo planodecrescente”).• Este é um ajuste difícil.• É mais fácil e mais preciso fazendo o seguinte:

– Conte 3 pulsos entre A e B;– Ajuste as diferenças entre A e B para 40 V; o

tempo entre C e D será então automaticamenteajustado aproximadamente em 16 μS

– Ajustes do osciloscópio: vertical 20VDC/div,horizontalmente 10 μS/div.

6. Cheque com o osciloscópio se a tensão do Vsch é -38 V(veja Figura “Y-scan forma de onda H ”).

Nota especial: É muito importante, que você execute este ajuste no 1st Sub-Field (S F) do 1st Frame da forma de onda Reset e então mova para o terceiro Sub-field para ajustar.

Figura 8-1 Ajuste de forma de onda (Y-Board)

Figura 8-2 Ajuste do tempo plano da rampa crescente (Y-Board)

G_14992_001.eps190106

Adjust VR5001 to set the time ofYrr( Rising Ramp) 40 μs

Adjust VR5002 to set the timeof Yfr (Falling Ramp_1st) 16 μs

Adjust VR5000 to set the voltage to -38 V.Thisalignment can be executed by using a DMM, the

+ of the DMM on Y-scan H test point

40 μs

16 μs

Ch2 = 100V/2ms/div Ch2 = 100V/20μs/div G_14992_002.eps190106

53SDI_PDP

Figura 8-3 Ajuste de tempo plano da rampa decrescente (Y-Board)

Figura 8-4 Y-scan forma de onda H (Y-Board)

Figura 8-5 Localização de ponto de teste LJ92-01021A

Figura 8-6 Localização de potenciômetro LJ92-01149A

Ch2 = 100V/2ms/div Ch2 = 20V/10μs/div G_14992_003.eps190106

Not easy to set to 16 μs

Ch2 = 40us/50V/DC/div G_14992_004.eps190106

G_14993_001.eps240306

1Vsch

1. VR5000 Adjustment:


3. VR5002 Adjustment: Falling ramp flat time: 16 us

Rising ramp flat time: 40 us

Vsch TP: 38 V

F_14991_051.eps240306

1TP_ODD

54 SDI_PDP

Figura 8-7 Localização de potenciômetro LJ92-01149B

Figura 8-8 Ajuste de forma de onda (painel Y-Main )

Figura 8-9 Painel Logic



3. VR5002 Adjustment: Falling ramp flat time: 16 us

Rising ramp flat time: 40 us

Vsch TP: 38 V

–

G_14991_066.eps140206

1V_TOGG

1CN2008

55SDI_PDP


Figura 8-10 Procedimento de ajuste (42” SD v2)

Figura 8-11 Forma de onda do painel X e Y (42” SD v2)

1) Preparação

1 Inserirr J8002 no painel PSU 2 Conectar a chave Jig3 Coloque os interruptores painel Logic

no modo interno, para gerar umatela de Totla Branco.

Modo Externo Modo Interno

1 2 3 4 1 2 3 4

4 Conecte a alimentação jig

Conecte o Osciloscópio:

5 CH1: V-SYNC (CN201)6 CH2: Y-saída (OUT4)7 CH3: X-saída (TP OUT)8 Conecte o Painel Key-scan

2) Ligue.- Ligue o chave Power- Cheque o LED no Painel Board- Cheque a forma de onda dos paineis X- e Y- (Refere-se a figura abaixo)

Vsync

Y-Saída

X-Saída

56 SDI_PDP

Figura 8-12 Como ajustar a forma de onda (42” SD v2)

1) Produza um Branco Total na Tela.

2) Observe a forma de onda usando o Osciloscópio.

a Cheque OUT4 TP no Y-buffer(acima). Observe a forma de onda da terceira onda do 1TV-Field.b Ajuste a divisão do osciloscópio como a figura a esquerda c Ajuste o período do Vset em 10μS, do -Vsc(1) em 20μs, do -Vsc(2) em 5μs, sintonizando VR (Resistor Variável) (apenas,quando você ajustar cada período do -Vsc(1) & -Vsc(2) ajuste a Divisão Vertical do osciloscópio em '2V ou 5V')d VR para Vset : VR5003 (Y_principal) VR para -Vsc(1) : VR5001 (Y_principal) VR para -Vsc(2) : VR5002 (Y_principal)

Procedimentos

57SDI_PDP


1. Coloque os interruptores no Painel Logic na posição interna para conseguir um Padrão de Branco Total.

2. Você pode encontrar a localização do ponto de teste eusar o potenciômetro na Figura “Localização de Potenciômetro”.

3. Ajuste Vsch para 40 V com VR5004.4. Cheque a forma de onda com um Osciloscópio.

• Traga o sinal desencadeado do ponto de teste marcado com “V-sync” no Painel Logic .

• Conecte o ponto de teste marcado com “OUT 4”, localizado no centro do Painel Y_buffer do outro canal, e então cheque a primeira forma de onda Subfield operando de uma TV-Field.

• Cheque a forma de onda novamente após ajustar a DivisãoHorizontal. Cheque a forma de onda Reset quando o NívelV_TOGG for mudado.

• Ajuste o Vset para 10μs ajustando VR5002.• Ajuste o tempo de manutenção Decrescente para 30 μs ajustando

VR5003.• Troque a posição da forma de onda do Osciloscópio para o

3rd Subfield e então ajuste o tempo de manutenção Decrescente para 30μs ajustando o VR5001. A manutenção da seção GNDpoderá ser checada após a Divisão Vertical ser re-ajustadapara '2 V ou 5 V'.

Aviso especial:É muito importante, que você execute este ajuste no 1st Sub-Field (SF) do 1st Frame da forma de onda

Reset e então mova para o 3rd Sub-field paraajustá-lo.

Figura 8-13 Modo interruptor DIP : Externo

Figura 8-14 Modo interruptor DIP : Interno

Figura 8-15 Ajuste da inclinação da forma de onda rampa TCP (Y-Painel)

1 2 3 4

1 2 3 4

Ajustando VR5003 para ajustar o tempo do Yfr (Falling Ramp_1st) 30 μs

Ajustando VR5002 para ajustar o tempo do Yrr (Rising Ramp) 10 μs

Ajustando VR5001 para ajustar o tempo do Yfr (Falling Ramp_3rd) 30 μs

Ajustando VR5004 para ajustar a tensão do Vsch (Scan high voltage) 40 V

tempo de manutenção crescente

tempo de manutenção decrescente

58 SDI_PDP

Figura 8-16 Rampa Crescente Figura 8-17 Rampa Decrescente

Figura 8-18 Localização do Potenciômetro

(V)

50V/div.

DC=0V

20ms/div.(t)

40V

(V)

20V/div.

50ms/div.(t)

4. VR5001 ajuste: 3rd SF Rampa Decrescente tempo plano => Typ. 30 μsec

* Preste atenção para concluir o ajuste acima

1. VR5004 ajuste: Vsch TP => 40 volt

2. VR5002 ajuste: Rampa Crescente tempo plano: Typ. 10 μsec

3. VR5003 ajuste: Rampa Crescente tempo plano => Typ. 30 μsec

VR5003

VR5002

VR5001

VR5004

TP:Vsch

59SDI_PDP

8.4 Alignments 42” HD v3

1. Coloque os interruptores no Painel Logic na posiçãointerna para conseguir um Padrão de Branco Total.

2. Ajuste Vsch para o máximo Clock-wise usando VR5004 (Vsch poderá ser conectado para "+" unidade do DMM).

3. Cheque a forma de onda usando o Osciloscópio.• Desencadeado através de V_TOGG do Painel LOGIC.• Conecte o Ponto de Teste OUT 4 no centro do Y_buffer

para outro canal, e então cheque a primeira forma de onda Subfieldoperando de uma TV-Field.

• Cheque a forma de onda novamente após o ajuste da Divisão Horizontal. Cheque a forma de onda Reset quando o NívelV_TOGG for mudado.

• Ajuste o Vset para 20 μs ajustando VR5002. A manutenção daseção GND poderá ser checada após a Divisão Vertifcal ser re- ajustada para '2 V ou 5 V'.

• Ajuste o tempo de manutenção Decrescente para 20 μs ajustandoVR5006.

• Troque a posição da forma de onda do Osciloscópio 3rd Subfield e então ajuste o tempo de manutenção Crescentepara 10μs ajustando o VR5003. A seção de manutenção GNDpoderá ser checada após a Divisão Vertical ser re-ajustada para '2 V ou 5 V'.

Aviso especial: É muito importante, que você execute esteajuste no 1st Sub-Field (SF) do 1st Frame da forma de onda

Reset e então mova para o 3rd Sub-field paraajustá-lo.

Figura 8-21 Modo interruptor DIP : Externo

Figura 8-22 Modo interruptor DIP : Interno

Figura 8-23 Ajuste da inclinação da forma de onda da rampa TCP (Y-Painel)

1 2 3 4

1 2 3 4

Ajuste VR5003 para ajustar o tempo do Yfr (Falling Ramp_1st) 20 μs

Ajuste VR5002 para ajustar o tempo do Yrr (Rising Ramp) 20 μs

Ajuste VR5001 para ajustar o tempo do Yfr (Falling Ramp_3rd) 10 μs

Ajuste VR5004 para ajustar a tensão do Vsch (Scan high voltage) 40 V

tempo de manutenção crescente

tempo de manutenção decrescente

60 SDI_PDP


Figura 8-26 Localização do potenciômetro

(V)

50V/div.

DC=0V

20ms/div.(t)

40V

(V)

20V/div.

50ms/div.(t)


1. VR5004 / ajuste; Clock-wise para máximo

2. VR5005/ ajuste; Clock-wise para máximo

3. VR5001/ ajuste; Clock-wise para 4 th divisão

4. VR5002 ajuste: Rampa Crescente tempo plano:

=> Typ. 20usec

6. VR5003 ajuste: 3th SF Rampa Decrescente tempo plano

=> Typ. 10usec

5. VR5006 ajuste: Rampa Decrescente tempo plano

=> Typ. 20usec

VR5004

VR5005

VR5001

VR5003

VR5002VR5006

61SDI_PDP

Figura 8-27 Localização de Potenciômetro LJ92-00981A

Figura 8-28 Localização de potenciômetro LJ92-00981B

F_14991_071.eps140206

F_14991_072.eps140206

62 SDI_PDP


1. Para ser Padrão Branco Total (coloque CN2034 noPainel Logic ).

2. Cheque forma de onda usando um Osciloscópio. • Desencadeado através de V_TOGG para Painel LOGIC .• Conecte o Ponto de Teste OUT 240 no centro do

Y_buffer para outro canal, e então cheque a primeira formade onda aid-reset da última sustentação do 1TV-Field.

• Cheque a forma de onda novamente após ajustar a Divisão Horizontal.Cheque a forma de onda Reset quando o Nível V_TOGG for trocado.

• Ajuste o tempo plano da rampa crescente para 60 μs comVR5001.

• Ajuste o tempo plano ou a rampa decrescente para 80 μscom VR5003.

Figura 8-29 Localização de Potenciômetro

Figure 8-30 Localização de Jumper (Painel Logic)

Figura 8-31 Ajuste da forma de onda (Y-Main painel)G_14993_002.eps

2703061CN2034

F_14991_073.eps140206

63SDI_PDP

8.6 Ajustes 42” HD v4

1. Para ser Padrão de Branco Total (coloque jumper CN2072 no Painel Logic ).

2. Cheque a forma de onda usando um Osciloscópio.• Desecadeado através de V_TOGG para Painel LOGIC.• Conecte o ponto de Teste OUT 240 no centro de

Y_buffer para outro canal, e então cheque a primeira forma deonda aid-reset da última sustentação de uma TV-Field.

• Cheque a forma de onda novamente após ajustar aDivisão Horizontal.Cheque a forma de onda Reset quando o Nível V_TOGGfor trocado.

• Ajuste 15V pelo VR5002.• Ajuste 100V e 50us pelo VR5001

Figura 8-32 Localização de Jumper (Painel Logic )

Figura 8-33 1st subfield da última sustentação do 1 frame

Figura 8-34 Rampa crescente do aid-reset

Figura 8-35 Rampa decrescente do aid-reset


G_14993_003.eps270306

1CN2072

F_14991_023.eps030805

F_14991_024.eps030805

F_14991_025.eps030805

F_14991_026.eps160206

VR5002 Adjustment : Falling ramp(Yfr)

VR5001 Adjustment : Risi

LJ92 - 01200A

ng ramp(Yrr)

64 SDI_PDP


1. Coloque os interruptores no Painel Logic Board na posiçãointerna para conseguir um Padrão de Branco Total (veja Figura “Posiçõesdo interruptor DIP”)

2. Ajuste Vsch para 25 V usando VR5901_VSC_h (Vsc_h poderá ser conectado para "+" unidade do DMM).

3. Cheque a forma de onda usando o Osciloscópio.• Desencadeado através de V_TOGG para Painel LOGIC .• Conecte o Ponto de Teste OUT 4 da central Y_buffer

para outro canal, e então cheque a primeira forma de onda Subfield operando de um TV-Field.

• Cheque a forma de onda novamente após ajustar a Divisão Horizontal. Cheque a forma de onda Reset quando o Nível V_TOGG for trocado.

• Ajuste o Tempo Plano Rampa Crescente para 50 μs peloVR5000. A seção de manutenção GND poderá ser

checada após a Divisão Vertical for re-ajustado para ‘2Vou 5 V'.

• Ajuste o tempo de manutenção Decrescente para 35 μs pelo VR5001.

• Troque a posição da forma de onda do Osciloscópio para 3rd Subfield e então ajuste o tempo de manutenção Cres- cente para 20μs ajustado pelo VR5002.

• A seção de manutenção GND poderá ser checada após a Divisção Vertical ser re-ajustada para '2 V ou 5 V'.

Aviso especial: Quando você ajusta a inclinação da forma de onda, verifique e ajuste baseado na forma de onda Reset do1st Sub-field do 1st Frame e então mova para o 3rd Sub-field paraajustá-lo.

Figura 8-37 Ajuste da inclinação da forma de onda da rampa TCP (Y-Painel)


Ajuste VR5001 para ajustar o tempo do Yfr (Falling Ramp_1st) 35 μs

Ajuste VR5002 para ajustar o tempo do Yfr (Falling Ramp_3rd) 20 μs

Ajuste VR5000 para ajustar o tempo do Yrr( Rising Ramp) 50 μs

Ajuste VR5901 para ajustar a tensão do Vsch [Scan high voltage ] 25V

(V)

50V/div.

DC=0V

20ms/div.(t)

40V

(V)

20V/div.

50ms/div.(t)

65SDI_PDP

Figura 8-40 Localização do Potenciômetro


1. VR5901(Vscan_h) / ajuste; 25V

2. VR5901/(Vscan) / ajuste; -90V

3. VR5901/ ajuste; Fix

4. VR5000 ajuste: Tempo plano rampa Crescente:

=> Typ. 50 μsec

6. VR5002 ajuste : 3th SF Tempo plano ramp Decrescente

=> Typ. 20 μsec

5. VR5001 ajuste : Tempo Plano Rampa Decrescente

=> Typ. 35 μsec

VR5004 VR5005

VR5001VR5000

VR5002

VR5006

66 SDI_PDP

Figura 8-41 Localizações de Potenciômetro LJ92-00853A Figura 8-42 Localizações de potenciômetro LJ92-00853B

Figura 8-43 Posição de interruptor DIP

F_14991_076.eps140206

F_14991_077.eps140206

< Interno> < E xterno>

67SDI_PDP


1. Para ser Padrão Branco Total (coloque jumper CN2012 noPainel Logic).

2. Localize todos os pontos de teste e potenciômetros do painel na mão.• Desencadeado através do V_TOGG do Painel LOGIC .• Conecte o Ponto de Teste CN5511 do Y_buffer para

outro canal, e então cheque a primeira forma de onda Subfield operando de um TV-Field.

• Cheque a forma de onda novamente após ajustar a DivisãoHorizontal. Cheque a forma de onda Reset quando o NívelV_TOGG for trocado.

• Ajuste o Tempo plano da rampa Crescente para 90 μs ajustado por VR5000.

• Ajuste o tempo de manutenção Decrescente par 80 μs ajustado porVR5001.

Figura 8-44 Conector Jumper CN2012 / ComPair no painel v4 Logic

ComPair

CN2012

1stSub Field

Ajuste VR5000 para ajustar o tempo do

Yrr (Main Reset Rising Ramp) 90 usAjuste VR5001 para ajustar o tempo do

Yfr (Main Reset Falling Ramp) 80 us

68 SDI_PDP

Figura 8-45 Ajuste da inclinação da forma de onda da rampa TCP (Y_Painel)

Figura 8-46 Rampa crescente Figura 8-47 Rampa decrescente


VR5001 ajuste:Tempo planorampa decrescente

Typ. 80usec

VR5000 ajuste :Tempo plano rampa crescente => Typ. 90usec

=>

69SDI_PDP

8.9 Ajuste de valor (todas as telas)

Tabela 8-1 Ajuste de tabela Y PWB

Modelo Forma de onda Item Padrão37”SD v4 Rising_Ramp VR5001 30 μs (30 ~ 40)

Falling_Ramp_1st VR5002 16 μs (10 ~ 20)Vsch VR5000 38 V

42” SD v2 Rising_Ramp (Vset) VR5003 10 μs-Vsc 1 VR5001 20 μs-Vsc 2 VR5002 5 μs

42” SD v3 Rising_Ramp VR5002 10 μsFalling_Ramp_1st VR5003 30 μs Falling_Ramp_3rd VR5001 30 μs Vsch VR5004 40 V

42” SD v4 Rising_Ramp VR5001 60 μsFalling_Ramp_1st VR5003 80 μs

42” HD v3 Rising_Ramp VR5002 10 μsFalling_Ramp_1st VR5003 20 μsFalling_Ramp_3rd VR5001 10 μsVsch Scan high voltage VR5004 40 V

42” HD v4 Rising_Ramp VR5001 15 VFalling_Ramp_1st VR5002 50 μs

50” HD v3 Rising_Ramp VR5000 50 μsFalling_Ramp_1st VR5001 35 μsFalling_Ramp_3rd VR5002 20 μsVsch Scan high voltage VR5901 25 V

50” HD v4 Rising_Ramp VR5001 90 μsFalling_Ramp_1st VR5003 80 μs

70 SDI_PDP

9. Descrição de Circuitos, Lista Abreviações e IC Data SheetsIndíce deste capítulo:9.1 Principal função de Cada Painel9.2 Lista de Abreviações9.3 IC Data Sheets

9.1 Principal função de Cada Painel

9.1.1 Painel X Main

O painel X Main gera um sinal de drive chaveando o FET na sincronização do tempo do painel logic principal ealimenta o eletrodo X do painel com o sinal de driveatravés do conector.1. Formas de onda mantém a tensão (incluindo ERC).2. Gera X sinal de rampa crescente.3. Mantém Ve bias entre intervalos Scan .

9.1.2 Painel Y Main

O painel Y Main gera um sinal de drive signal chaveando o FET na sincronização do tempo do painel logic Main ealimenta sequencialmente o eletrodo Y do painel com o sinalde drive através do IC scan driver no painel Y-buffer. Estepainel conectado ao terminal Y do painel tem as seguintesfunções principais:1. Formas de onda mantém a tensão (incluindo ERC).2. Gera Rampa Decrescente Y-rising .3. Mantém V scan bias.

9.1.3 Painel Logic Main

O painel Logic Main gera saídas do sinal de saída do endereço drive e o sinal de drive X,Y processado nos sinais de vídeo.Estes Paineis buffers guia o endereço do sinal de saída ealimentá-o para o endereço do IC drive (módulo COF, sinal de vídeo -XY gerando sinal de drive, circuito memória de chassis/reorganização de endereço de dados).

9.1.4 Logic Buffer (E, F)

O Logic Buffer transmite sinal de dados e sinal de controle.

9.1.5 Painel Y Buffer (Acima, Abaixo)

O painel Y Buffer consiste de paineis acima e abaixo que alimenta o Y-terminal com formas de ondas scan. O painelcompreende oito ICs scan driver (ST microeletrônicos STV7617: 64 ou pinos de saída 65 ), mais quatro ICs para o SD class.

9.1.6 Filtro de Ruído AC

O filtro de Ruído AC tem a função de remover os ruídos (baixafrequência) e bloquear ondas. Afeta níves de segurançaEMC, EMI.

9.1.7 TCP (Tape Carrier Package)

O TCP aplica o pulso Va no endereço do eletrodo e representa endereço de descarga pela diferença de potencial entre o pulso Va e o pulso aplicado para o eletrodo Y.O TCP compreende quatro dados ICs driver ICs (STV7610A: 96saída de pinos). Sete CPs são requisitados para sinal scan.

9.2 Lista de Abreviações

AC Corrente alternativaCOF Circuit On FoilDC Corrente DiretaERC Circuito de Energia recuperadaESD Discarga Estática ElétricaFET Field Effect TransistorFFC Cabo Plano metálicoFPC Circuito Impresso FlexívelFTV Televisor tela PlanaHD Alta DefiniçãoI/O Entrada/SaídaIC Circuito IntegradoLB Logic BufferLED Light Emitting DiodeLVDS Sinal Diferencial de Baixa TensãoPCB Painel de Circuito Impresso (igual PWB)PDP Painel Plasma DisplayPSU Fonte de AlimentaçãoPWB Painel de Circuito Impresso (igual PCB)RGB Vermelho,Verde,Azul cores espaciaisSD Definição PadrãoSDI Samsung Display Industry (alimentação)SMPS Alimentação Modo ChaveadoSSB Painel de Pequenos SinaisSF Sub FieldTCP Tape Carrier PackageVR Resistor VariávelVsc Tensão ScanYBL Y Buffer painel abaixoYBU Y Buffer painel acimaYM Y Main painel

9.3 IC Data Sheets

Não aplicado.

Documents

42pf9936 Philips Plasma