Apostila Eletronica Digital Engenharia Aluno Final

1 Faculdade SATC Engenharia Elétrica

Disciplina: Eletrônica Digital Prof. Sérgio M. Barcelos

1. Níveis de representação amostral Representações amostrais de grandezas diversas podem ser identificadas

e apresentadas, basicamente, de duas formas: representação analógica e digital.

A representação analógica consiste na retenção de um conjunto de valores discretos a partir da gama contínua de valores assumidos pelo sinal analógico. A fig. 1 mostra um exemplo de como se pode proceder à amostragem do sinal analógico.

Fig. 1 – Representação de um sinal analógico

Os valores analógicos devem ser captados em intervalos de tempo e/ou de espaço regulares. Quando se amostra um sinal analógico, a questão principal está em determinar quantas amostras é necessário reter para assegurar que não se perde nenhuma da informação contida na grandeza original.

A representação digital consiste em apresentar valores discretos, descontínuos no tempo e amplitude. Isso significa que um sinal digital só é definido para determinados instantes de tempo, e o conjunto de valores que podem assumir é finito. Na fig. 2 percebemos a discretização dos sinais analógico do gráfico da fig. 1 digitalizado.

Fig. 2 – Representação de um sinal digital



1.1 - Sistema Eletrônicos Os sistemas podem ser descritos como dispositivo que produz condições de saída segundo condições presentes à entrada, de acordo com uma lei específica.

1.1.1 - Sistemas analógicos e sistemas digitais

Nos sistemas analógicos é dado significado a toda e qualquer variação nos sinais. Nos sistemas digitais os sinais apenas podem assumir uma gama de valores discretos (x1,x2...xn).

Algumas das vantagens de sistemas digitais podem ser apontadas como: - a sua habilidade de lidar com sinais elétricos que foram degradados (imunidade a ruídos eletromagnéticos); - devido a natureza discreta das saídas, uma pequena variação em uma das entradas ainda é interpretada corretamente (capacidade de integração); - em circuitos analógicos, um pequeno erro na entrada gera um erro na saída; - velocidade de processamento; - economia.

A forma mais simples de um sistema digital é a numeração binária (um sinal binário processa abstração digital – permite que tudo se processe utilizando dois únicos níveis, alto e baixo). 1.1.2 - Sistema digital binário

Nos sistemas digitais binários os sinais assumem apenas um de dois valores possíveis.

Regra: V0 f(A) = Vi (5V), se comutador A estiver aberto 0V, se comutador A estiver fechado

V0 A fechado A aberto A saída Vo assume apenas um de dois valores possíveis (0V ou 5V).

Na maioria dos sistemas digitais binários, a informação é representada por

níveis de tensão ou corrente designados pelos valores binários 0 e 1 (ou valores lógicos 0 e 1). Outras designações são também muito usuais, tais como, HIGH (H), LOW (L), TRUE (T), FALSE (F) em analogia com os sistemas lógicos. A



unidade de informação digital binária é designada por BIT (Binary Information Digit). 1.1.3 - Lógica positiva e lógica negativa

Na lógica positiva o valor binário 1 é associado ao nível de tensão mais elevado e o valor binário 0 é associado ao nível de tensão mais baixo.

Já na Lógica negativa o valor binário 1 é associado ao nível de tensão mais baixo e o valor binário 0 é associado ao nível de tensão mais alto. 2. Representação numérica em sistemas

Rotineiramente expressamos os valores pretendidos no cotidiano por representação numérica decimal. Entretanto um sistema digital absorve características sob alguns outros sistemas, os sistemas binário (base 2), octal (base 23=8) e hexadecimal (base 24=16). 2.1 - Notação posicional

Todos os sistemas numéricos utilizados pelo ser humano são posicionais. Em um sistema posicional, cada dígito possui um peso associado. Assim, o valor de um dado número corresponde a uma soma ponderada de seus dígitos, como por exemplo:

2007(10) = 2∗103 + 0∗102 + 0∗101 + 7∗100 = 2000 + 0 + 0 + 7

Note que, no número anterior, o peso de cada posição é 10i, onde i corresponde à posição do dígito, contada a partir da direita, e sendo i=0. para o dígito, inteiro, mais à direita.

Em geral, um número qualquer X, é representado por:

seja: x coeficiente indicador do tipo numérico correspondente; r potência da base da razão numérica.

Nível lógico 1

Nível lógico 0

X = xm∗r m + ... + x0∗r 0 , x-1∗r -1 + ... + xn∗r -n

Parte inteira Parte fracionária

2 V

5 V

0,8 V

Tensão

Tempo

Nível Lógico 1

Nível Lógico 0



2.2 - Representação numérica decimal Uma representação decimal (base 10), utiliza números com variação de 0,

1, 2,..., 9. Portanto cada valor referente as variáveis xm e xn da equação anterior podem sofrer variação de 0 à 9. Desta forma a representação numérica do valor D = 1234,567, corresponde a:

D = 1∗103 + 2∗102 + 3∗101 + 4∗100 + 5∗10-1 + 6∗10-2 + 7∗10-3

D = 1000 + 200 + 30 + 4 + 0,5 + 0,06 + 0,007. 2.3 - Representação numérica binária

Como a definição caracteriza, um número binário é representado pelos valores 0 e 1, correspondendo aos estados de ausência e presença de tensão. A base binária identifica a numeração da base como sendo a potência da base 2.

Para um número qualquer, o dígito mais à direita é comumente referenciado como dígito menos significativo (LSB - Least-Significative Bit), ao passo que o dígito mais à esquerda é denominado dígito mais significativo (MSB - Most-Significative Bit). Similarmente ao sistema decimal, o ponto no sistema binário é denominado ponto binário. Normalmente, quando se trabalha com sistemas de base não-decimal, indica-se a base subscrevendo-se o valor da base à direita do número. Exemplos:

10101(2) = 1∗24 + 0∗23 + 1∗22 + 0∗21 + 1∗20 = 16 +0 + 4 + 0 + 1 = 21(10) Bem como: .111(2) = 1∗2-1 + 1∗2-2 + 1∗2-3 = 0,5 + 0,25 + 0,125 = 0,875(10) 2.4 - Representação numérica octal e hexadecimal

No sistema octal, cada dígito representa um valor entre 0 e 7. Já no sistema hexadecimal, cada dígito representa um valor entre 0 e 15. Para representar os valores maiores do que 9 usando apenas um dígito, utilizam-se letras. Assim, o valor 10 é representado por A, o 11, por B e assim por diante, até 15 (que é representado por F).

Note que cada dígito octal (base 23) pode ser representado por 3 dígitos binários, enquanto que um dígito hexadecimal (base 24) pode ser representado por 4 dígitos binários.

Binário Octal Binário Hexadecimal

000 0 0000 0

001 1 0001 1

010 2 0010 2

011 3 0011 3

100 4 0100 4

101 5 0101 5



110 6 0110 6

111 7 0111 7

1000 8

1001 9

1010 A

1011 B

1100 C

1101 D

1110 E

1111 F Desta forma: O número binário 1010111100110010(2), equivale ao agrupamento de 3 bits um valor octal e agrupamento de 4 bits um valor hexadecimal, sempre iniciando do LSB, como segue:

1 2 7 4 6 2 Octal 1 0 1 0 1 1 1 1 0 0 1 1 0 0 1 0 Binário

A F 3 2 Hexadecimal

1 0 1 0 1 1 1 1 0 0 1 1 0 0 1 0 Binário O resultado é: - em octal 127462(8) - em Hexadecimal AF32(16) 2.5 – Conversões entre sistemas de numeração

A conversão entre sistema de numéricos diferentes são operações diretas e correspondentes, ou seja, cada valor tem sua imagem correspondente em todos os sistemas. 2.5.1 – Conversão decimal para binário

Utiliza-se o método de divisões sucessivas por dois (2): Por exemplo: o valor 28(10) transformado para ?(2)

28 2 0 14 2 0 7 2 1 3 2 1 1 2 1 0

MSB

LSB



Agrupando-se os bits de LSB para MSB teremos: 28(10) 011100(2)

2.5.2 – Conversão binário para decimal

Multiplica-se o bit a partir de LSB pelo valor na potência de 2: 011100(2) ?(10) 011100(2) 1∗24 + 1∗23 + 1∗22 + 0∗21 + 0∗20 = 16+8+4+0+0 = 28 (10)

011100(2) 28(10)

2.5.3 – Conversão decimal para octal

Utiliza-se o método de divisões sucessivas por oito (8): Por exemplo: o valor 28(10) transformado para ?(8)

28 8 4 3 8 3 0

Agrupando-se os bits de LSB para MSB teremos: 28(10) 034(8)

2.5.4 – Conversão octal para decimal

Multiplica-se o bit a partir de LSB pelo valor na potência de 8: 123(8) ?(10) 123(8) 1∗82 + 2∗81 + 3∗80 = 64+32+3 = 99 (10)

123(8) 99(10)

2.5.5 – Conversão decimal para hexadecimal

Utiliza-se o método de divisões sucessivas por dezesseis (16): Por exemplo: o valor 45(10) transformado para ?(16)

45 16 13 2 16

2 0

Agrupando-se os bits de LSB para MSB teremos: 45(10) 02D(16) 2.5.6 – Conversão hexadecimal para decimal

Multiplica-se o bit a partir de LSB pelo valor na potência de 16: ABC(16) ?(10) ABC(16) 10(A)∗162 + 11(B)∗161 + 12(C)∗160 = 2560+176+12 = 2748 (10)

ABC(16) 2748(10)

MSB LSB

MSB LSB

D = 13



2.5.7 – Conversão octal para hexadecimal

Neste caso, teremos que recorrer à conversão intermédia para a base binária ou decimal. Exemplo: 752(8) ?(16) Solução 1: Intermediário 1 conversão de 752(8) para binário:

7 5 2 Octal 1 1 1 1 0 1 0 1 0 Binário

752(8) 111101010(2)

Intermediário 2 conversão de binário para hexadecimal:

1 E A Hexadecimal

1 1 1 1 0 1 0 1 0 Binário

752(8) 1EA(16)

Solução 2: Intermediário 1 conversão de 752(8) para decimal:

752(8) 7∗82 + 5∗81 + 2∗80 = 448+40+2 = 490 (10)

Intermediário 2 conversão de decimal para hexadecimal:

490 16 10 30 16

14 1 16 1 0

752(8) 01EA(16) = 1EA(16)

2.6 – Formato de representações binárias Na interação de dados digitais binários com circuitos de interpretação ou mesmo circuitos de transferência, o sistema deve estar apto a identificar o formato destas representações binárias independentemente de seu significado. Estes dados binários podem estar representando formatos numéricos (somente números) ou alfa-numérico (números, símbolos e caracteres). Alguns formatos de representação são demonstrados na seqüência. 2.6.1 – Decimal codificado em binário - Binary Coded Decimal (BCD)

O código BCD é um sistema de representação dos dígitos decimais desde 0 até 9 com um código binário de 4 bits. Esse código BCD usa o sistema de pesos posicionais 8421 do código binário puro. O usual código 8421 BCD e os equivalentes decimais são mostrados na tabela abaixo. Exatamente como binário

MSB

LSB

A = 10 E = 14



puro, pode-se converter os números BCD em seus equivalentes decimais simplesmente somando os pesos das posições de bits onde aparece 1.

Decimal Binário puro BCD Natural

(8421)

0 0000 0000

1 0001 0001

2 0010 0010

3 0011 0011

4 0100 0100

5 0101 0101

6 0110 0110

7 0111 0111

8 1000 1000

9 1001 1001

10 1010 0001 0000

11 1011 0001 0001

12 1100 0001 0010

Por exemplo, o inteiro decimal 834 em BCD é 1000 0011 0100. Cada dígito

decimal é representado pelo seu código BCD 8421 equivalente. Um espaço é deixado entre cada grupo de 4 bits para evitar confusão do formato BCD com o código binário puro. Este método de representação também se aplica as frações decimais.

Por exemplo, a fração decimal 0,764 é “0,0111 0110 0100” em BCD. Novamente, cada dígito decimal é representado pelo seu código equivalente 8421, com um espaço entre cada grupo.

O código BCD simplifica a interface Homem-máquina, mas é menos eficiente que o código binário puro. Usam-se mais bits para representar um dado número decimal em BCD que em notação binária pura. 2.6.2 – Código Excesso de 3

A formação deste código é feita somando-se 3 unidades a cada informação binário, para os dígitos decimais.

Decimal Binário puro BCD Natural

(8421)

0 0000 0000

1 0001 0001

2 0010 0010

3 0011 0011

4 0100 0100

5 0101 0101



6 0110 0110

7 0111 0111

8 1000 1000

9 1001 1001

10 1010 0001 0000

11 1011 0001 0001

12 1100 0001 0010

2.6.3 – ASCII

O "American Standart Code for Information Interchange" comumente referido como ASCII, é uma forma especial de código binário que é largamente utilizado em microprocessadores e equipamentos de comunicação de dados.

É um código binário que usado em transferência de dados entre microprocessadores e seus dispositivos periféricos, e em comunicação de dados por rádio e telefone. Com 7 bits pode-se representar um total de 27 = 128 caracteres diferentes. Estes caracteres compreendem números decimais de 0 até 9, letras maiúsculas e minúsculas do alfabeto, mais alguns outros caracteres especiais usados para pontuação e controle de dados.

Também chamado ASCII completo, ou ASCII estendido. O código ASCII é mostrado nas tabelas a seguir.

Colunas

Bit 1 2 3 4 5 6 7 8 Linhas

7654321 000 001 010 011 100 101 110 111

1 0000 NUL DLE SP 0 @ P ` P 2 0001 SOH DC1 ! 1 A Q a Q 3 0010 STX DC2 “ 2 B R b R 4 0011 ETX DC3 # 3 C S c S 5 0100 EOT DC4 $ 4 D T d T 6 0101 ENQ NAK % 5 E U e u 7 0110 ACK SYN & 6 F V f v 8 0111 BEL ETB ‘ 7 G W g w 9 1000 BS CAN ( 8 H X h x 10 1001 HT EM ) 9 I Y i y 11 1010 LF SUB * : J Z j z 12 1011 VT ESC + ; K [ k 13 1100 FF FS , < L \ l | 14 1101 CR GS - = M ] m 15 1110 SO RS . > N ^ n ~ 16 1111 SI US / ? O _ o DEL

Onde: NUL Null; SOH Start Of Heading STX Start Of Text;

10Faculdade SATC Engenharia Elétrica


ETX End Of Text; EOT End Of Transmission; ENQ Enquiry; ACK Acknowledge; BEL Bell (audible signal); BS Backspace; HT Horizontal Tabulation (punched card skip); LF Line Feed; VT Vertical Tabulation; FF Form Feed; CR Carriage Return; SO Shift Out; SI Shift In; SP Space (blank); DLE Data Link Escape; DC1 Device Control 1; DC2 Device Control 2; DC3 Device Control 3; DC4 Device Control 4; NAK Negative Acknowledge; SYN Synchronous Idle; ETB End Transmission Block; CAN Cancel; EM End of Medium; SUB Substitute; ESC Escape; FS File Separator; GS Group Separator; RS Record Separator; US Unit Separator; Del Delete. 2.6.3.1 – Conversão em ASCII

O código ASCII para cada número, letra ou função de controle é constituído de um grupo de 4 bits e outro de 3 bits. tabela abaixo mostra a ordenação destes dois grupos e a seqüência numérica. O grupo de 4 bits está a direita e o bit 1 é o LSB.

4 Bits 7 6 5 4 3 2 1

3 Bits Para determinar o código ASCII para um dado número, letra ou controle,

localiza-se na tabela o dado desejado. Então usa-se os códigos de 3 e 4 bits associados com a coluna e com a linha, respectivamente, na qual o item está localizado. Por exemplo, o código ASCII para a letra L é 1001100. Ele é localizado na coluna 4, linha 12. O grupo de 3 bits é 100, enquanto o grupo de 4 bits é 1100.



No código ASCII de 7 bits, um oitavo bit é geralmente usado como um bit de paridade para determinar se o dado (caractere) foi transmitido corretamente. O valor deste bit é determinado pelo tipo de paridade desejado. Paridade par significa que a soma de todos os uns, incluindo o bit de paridade, é um número par.

Por exemplo, se G é o caractere transmitido o código ASCII é 1000111. Desde que quatro uns estão no código, o bit de paridade é 0. O código de 8 bits seria escrito 01000111.

Paridade ímpar significa que a soma de todos os bits um, é um número ímpar. Se o código ASCII para G for transmitido com paridade ímpar, a representação binária seria 11000111. 3. Circuitos eletrônicos digitais

Circuitos eletrônicos digitais são identificados e denotados por circuitos que estabelecem alternativas de chaveamentos de níveis de tensão. 3.1 - Circuitos à interruptores

Os tipos de circuitos a interruptores estabelecem um nível de controle cujo objetivo é presença ou ausência de corrente elétrica (ou tensão). Desta maneira o comparativo é extremamente similar aos circuitos de sistemas digitais binários (interruptor aberto - 0 ou fechado - 1).

3.1.1 – configurações de circuitos à interruptores

Os circuitos podem absorver características série, paralelo ou híbrido. Desta forma pode-se representa-los como a seguir:

Representação e notação série:

Representação e notação paralela:

Representação e notação híbrida:



S = g . (h + i) ou S = g (h + i)

3.1.2 – Exercícios A partir das equações abaixo construa o circuito a interruptores condizentes: a. S = a. (b.c) + [(d + e) . (f + g)] + h . i + j) b. S = [(a + b + c) . (d + e . f) + (g . h . i)] + (j . k . l) c. S = (1+a.b) + 0.c + (1 + b.c) Dado o circuito a interruptores a seguir, descreva a equação das expressões:

S = ___________________________________________ 3.2 - Circuitos à Portas Lógicas

Circuitos eletrônicos baseados em portas lógicas têm seu funcionamento muito parecido aos circuitos a interruptores. Sua configuração admite as mais diversas combinações possíveis entre as portas lógicas correspondentes (interruptor). Portanto dependendo do número de portas e de entrada pode-se obter-se combinações diversas em sua(s) saída(s). 3.2.1 – Tabela Verdade

Tabela Verdade é a forma de representar as possíveis combinações entre as variáveis binárias sob investigação. Desta forma todas as combinações entre n variáveis são representadas como entradas de um circuito lógico digital, e uma função f(A,B,...) é a saída deste circuito.

Para construir-se um tabela verdade deve-se proceder da seguinte forma: - A quantidade de colunas será expressa pela quantidade de variáveis de

entrada mais a(s) função(ões) de saída; - A quantidade de linhas da tabela será representada pela possibilidade

binária das n variáveis, ou seja, 2n.



Uma tabela verdade para 3 variáveis (A, B e C) de entrada e uma única função f(A, B, C) = S na saída, é expressa como segue:

- 4 colunas (3+1) e 8 linhas (23), assim:

A B C S

0 0 0 ?

0 0 1 ?

0 1 0 ?

0 1 1 ?

1 0 0 ?

1 0 1 ?

1 1 0 ?

1 1 1 ? Onde “?” pode ser 0 ou 1. Sendo 1 para saídas válidas.

3.2.1.1 – Formas de identificação de expressões lógicas As representações em soma de produtos e em produto de somas são

denominadas formas padrão. Para a tabela verdade abaixo:

A B C S

0 0 0 0

0 0 1 0

0 1 0 1

0 1 1 1

1 0 0 0

1 0 1 1

1 1 0 1

1 1 1 0

Forma padrão S = A’BC’ + A’BC + AB’C + ABC’

Assim cada termo da expressão anterior é denominado MINTERMOS e a soma de todos os MINTERMOS chamamos de forma padrão.

Se associarmos cada combinação das variáveis de entrada ao seu

equivalente em decimal, cada MINTERMO pode ser representado por mi, onde i é o decimal associado. De forma similar, cada MAXTERMO pode ser representado por Mi, onde i é o decimal associado. A tabela a seguir lista todos os MINTERMOS e MAXTERMOS de uma função de três variáveis (A, B e C). Devido a essa característica, essas formas são chamadas canônicas.

Usando o exemplo da tabela verdade anterior, teremos a representação:



decimal A B C S

0 0 0 0 0

1 0 0 1 0

2 0 1 0 1

3 0 1 1 1

4 1 0 0 0

5 1 0 1 1

6 1 1 0 1

7 1 1 1 0 Forma canônica

S = m2 + m3 + m5 + m6 Ou

S = Σm(2,3,5,6) 3.2.2 – Portas Lógicas

São dispositivos que tem seu funcionamento baseado no princípio de operação dos transistores quando em operação de corte (circuito aberto) e saturação (curto-circuito – fechado).

As portas lógicas possuem uma ou mais entradas e produzem uma saída que é uma função da(s) entrada(s) atual(is).

Assim como a associação de interruptores (série e paralelo) as portas lógicas podem associar entradas tendo sua saída uma relação a esta associação, ou seja, associação série corresponde as portas AND’s e associação paralela as portas OR’s.

Baseado nesta teoria, diversos circuitos integrados (CI) foram desenvolvidos a satisfazer necessidades e relacionamento com algumas derivações destas portas lógicas.

Uma porta é um circuito combinacional porque sua saída depende apenas da combinação das entradas atuais. 3.2.2.1 – Composição de transistores

O transistor é um componente eletrônico semicondutor composto de três terminais, sendo que o potencial (ou a corrente elétrica) de um deles é usado para controlar o nível de corrente que circula nos outros dois terminais (terminais principais). 3.2.2.1.1 – Transistores Bipolares de Junção (BJT)

O termo bipolar está relacionado com o fato de o dispositivo empregar dois tipos de portadores, elétrons e lacunas, no processo de circulação da corrente elétrica.



O transistor bipolar de junção pode ser entendido, grosso modo, como um sanduíche de três camadas (e, conseqüentemente duas junções) semicondutoras dopadas alternadamente. Nesta concepção, podem existir duas possibilidades, ilustradas na Fig. 3, que dão origem aos transistores NPN e PNP. Os terminais externos são denominados (E) Emissor, (B) Base e (C) Coletor. O terminal da base é o terminal de controle e os terminais emissor e coletor são os terminais principais, por onde circula a corrente que se deseja controlar. J1 e J2 são as junções base-emissor e base- coletor, respectivamente.

Fig. 3 – Representação das junções do transistor BJT

Neste transistor a impedância de entrada é extremamente alta para base, e

corrente de emissor para coletor é controlada pela corrente injetada na base

Polarizar uma junção P-N é uma técnica muito utilizada, a fim de forçar a operação da mesma numa região praticamente linear, a despeito de sua característica global não-linear. Um dos importantes modos de operação do transistor é o modo AMPLIFICADOR (analógico), que exige operação linear. Os modos CORTE e SATURAÇÃO (digital) também são muito empregados na operação como chave. Neste caso o elemento se comporta como chave fechada (saturação, curto-circuito ou resistência quase nula) ou aberta (corte, circuito-aberto ou resistência quase infinita).

POLARIZAÇÃO

MODO J1 J2

COMPORTAMENTO

Ativo Direta Reversa Amplificador Corte Reversa Reversa Circuito aberto

Saturação Direta Direta Curto-circuito



Fig. 4 – Gráfico comportamento do transistor BJT

Para viabilizar o comportamento desejado (ou seja, controle de corrente) é

preciso garantir as seguintes características no projeto do componente: 1. O emissor deve ser fortemente dopado; 2. A região da base é bem mais estreita que a do coletor e fracamente dopada; 3. A região do coletor representa a maior parte do dispositivo.

Fig. 5 – Representação das junções do transistor BJT NPN

3.2.2.1.2 – Transistores de Efeito de Campo (MOSFET) O Transistor de Efeito de Campo FET (Field Effect Transistor.) de porta isolada, MOSFET ou simplesmente MOS (Metal-Oxide Semiconductor), é um dispositivo constituído de quatro compenentes e três terminais: Fonte (source), Porta (gate), Dreno (drain) e substrato ou Corpo (bulk). A operação básica do MOSFET consiste no controle (por atração de cargas similar ao que ocorre em um capacitor) da condutividade entre a fonte e o dreno, e portanto da corrente, através da tensão aplicada na porta, ou seja circulação de corrente entre Fonte e Dreno controlada pelo campo elétrico gerado pela porta.

Há dois tipos de transistores MOSFET (Fig.a seguir): o MOSFET de canal N (NMOS) e de canal P (PMOS).



Fig. 6 – Representação das tensões aplicadas ao transistor FET

A operação de um transistor tipo enriquecimento canal N, conforme

representado nas figuras pode ser entendido da seguinte forma: consideremos inicialmente VDS=0. Quando uma tensão positiva VGS é aplicada, um campo é induzido na região do semicondutor entre fonte e dreno, fazendo com que as lacunas na região do substrato abaixo da porta sejam repelidas. Se esta tensão VGS for superior à tensão de limiar do transistor, elétrons são atraídos, para dentro da região abaixo da porta. Teremos então a formação de um caminho condutivo com cargas negativas entre o dreno e a fonte. Esse caminho é chamado de canal N e sua resistência dependerá da tensão VGS. Adicionalmente se aplicarmos uma pequena tensão entre dreno e fonte, teremos a passagem de corrente pelo canal N proporcional a tensão VDS aplicada. Elevando a tensão VDS, poderemos atingir uma situação onde a corrente permanecerá essencialmente constante, independente de posteriores aumentos de VDS. Esta condição de saturação da corrente se deve ao estrangulamento (pinch-off) do canal.

(7.1a e 7.1b)



(7.2)

Fig. 7 – (7.1a e 7.1b) Representação da junção N-P do transistor FET, (7.2) comportamento em

circuitos em tensão

No NMOS de modo depleção e depleção/enriquecimento, o dispositivo é construído de forma que um canal de material n- conecte as regiões de fonte e dreno (figura b). Assim, diferente do transistor tipo enriquecimento, mesmo sem tensão aplicada a porta poderemos ter a passagem de corrente entre dreno e fonte. A aplicação de tensões negativas na porta tem como efeito repelir os elétrons para fora do canal e, para uma tensão porta-fonte suficientemente NEGATIVA, teremos o corte do dispositivo devido ao estrangulamento do canal.

Fig. 8 – Gráfico das tensões entre a porta e a fonte do transistor FET

O efeito posto em jogo é o do estreitamento do canal por ação da

polarização inversa da junção que ele forma com o resto do cristal que o envolve. Esse estreitamento é proporcional à tensão inversa aplicada e, no limite, impede completamente a passagem de corrente.

Disso resulta na conclusão que uma diferença fundamental entre o

FET e o BJT é que o primeiro é um dispositivo controlado por uma tensão (VGS) enquanto que o segundo o é por uma corrente (IB). 3.2.2.2 – Porta Lógica NOT (negação ou inversor)

A porta que simboliza a operação complementação é conhecida como inversor (ou porta inversora, ou negador). Como a operação complementação só



pode ser realizada sobre uma variável por vez (ou sobre o resultado de uma sub-expressão), o inversor só possui uma entrada e, obviamente, uma saída.

Caso se queira complementar uma expressão, é necessário obter-se primeiramente o seu resultado, para só então aplicar a complementação. O símbolo do inversor é mostrado na fig. 3.

Fig. 9 – Porta lógica NOT

A A’

0 1

1 0 Tabela verdade – porta NOT

VIN

0V (Low) 5V (High)

Q1 (NMOS)

On Off

Q2 (PMOS)

Off On

VOUT

5V (High) 0V (Low)

Fig. 10 – Porta lógica NOT - implementação

Os transistores CMOS quando não conduzem comportam-se como uma resistência de mais de 1 MΩ. Quando em condução franca comportam-se como uma resistência de valor muito mais baixo (p.e. 200 Ω). 3.2.2.3 – Porta Lógica AND (“E”)

O símbolo da porta AND é mostrado na figura 4. À esquerda estão dispostas as entradas (no mínimo duas, obviamente) e à direita, a saída (única). As linhas que conduzem as variáveis de entrada e saída podem ser interpretadas como fios que transportam os sinais elétricos associados às variáveis. O comportamento da porta AND é definido pela tabela verdade relacionada.

Fig. 11a – Porta lógica AND de 2 e 3 entradas Fig. 11b – Porta lógica NAND de 2 e 3 entradas



A B S A B S

0 0 0 0 0 1

0 1 0 0 1 1

1 0 0 1 0 1

1 1 1 1 1 0 Tabela verdade – porta AND Tabela verdade – porta NAND

Fig. 12a – Porta lógica AND – implementação Fig. 12b – Porta lógica NAND - implementação

A B Q1 Q2 Q3 Q4 S

L L Off On Off On H

L H Off On On Off H Tabela Funcional da porta NAND

H L On Off Off On H

H H On Off On Off L

Quando A=L ou B=L estabelece-se a ligação entre VDD e a saída S (H)

através de um dos transistores PMOS Q2 ou Q4 em paralelo. Apenas quando, simultaneamente, A=H e B=H é estabelecida a ligação entre GND e a saída S(L) através dos transistores NMOS Q1 e Q3 em série.

Para implementar portas NAND com um número maior de entradas, seriam adicionados transistores PMOS em paralelo com Q2 e Q4 e transistores NMOS em série com Q1 e Q3. 3.2.2.4 – Porta Lógica OR (“OU”) e NOR (“Não OU”)

O símbolo da porta OR pode ser visto na figura 5. Tal como na porta E, as entradas são colocadas à esquerda e a saída, à direita. Deve haver no mínimo duas entradas, mas há somente uma saída. O comportamento da porta OR é definido pela tabela verdade relacionada.

Fig. 13a – Porta lógica OR de 2 e 3 entradas Fig. 13b – Porta lógica NOR de 2 e 3 entradas



A B S A B S

0 0 0 0 0 1

0 1 1 0 1 0

1 0 1 1 0 0

1 1 1 1 1 0 Tabela verdade – porta OR Tabela verdade – porta NOR

Fig. 14a – Porta lógica OR implementação Fig. 14b – Porta lógica NOR implementação

A B Q1 Q2 Q3 Q4 S L L Off On Off On H L H Off On On Off L Tabela Funcional da porta NOR H L On Off Off On L H H On Off On Off L

Quando A=H ou B=H estabelece-se a ligação entre GND e a saída S (L) através de um dos transistores NMOS Q1 ou Q3 em paralelo. Apenas quando, simultaneamente, A=L e B=L é estabelecida a ligação entre VDD e a saída S(H) através dos transistores PMOS Q2 e Q4 em série.

Para implementar portas NOR com um número maior de entradas, seriam adicionados transistores NMOS em paralelo com Q1 e Q3 e transistores PMOS em série com Q2 e Q4. 3.2.2.5 – Porta Lógica XOR (“OU Exclusivo”)

A porta XOR compara os bits; ela produz saída 0 quando todos os bits de entrada são iguais e saída 1 quando pelo menos um dos bits de entrada é diferente dos demais.

Fig. 15a – Porta lógica XOR detalhes



A B S 0 0 0 0 1 1

1 0 1 1 1 0

Tabela verdade – porta XOR

Fig. 15b – Porta lógica XOR implementação

3.2.2.6 – Porta Lógica XNOR (“Não OU Exclusivo”) - Comparação

XNOR significa NOR exclusivo e é uma porta XOR com sua saída invertida. Dessa forma, sua saída será igual a “1” quando suas entradas possuírem o mesmo valor e “0” quando elas forem diferentes, caracterizando a comparação entre as entradas.

Fig. 16 – Porta lógica XOR detalhes

A B S 0 0 1 0 1 0

1 0 0 1 1 1

Tabela verdade – porta XNOR



4. Álgebra booleana

A Álgebra de Boole é uma ferramenta matemática muito utilizada na representação e simplificação de funções binárias (ou lógicas), sendo a sua designação resultante da contribuição do Matemático e filósofo inglês George Boole (1815-1864).

Ele percebeu que as leis que governam as relações entre as proposições lógicas eram idênticas às leis válidas para dispositivos de chaveamento de dois estados. Tais dispositivos podem ter um dos seguintes estados diferentes: “ligado” ou “desligado”, voltagem “alta” ou “baixa”, “verdadeiro” ou “falso”.

A Álgebra de Boole é estruturada sobre um conjunto de três tipos de operações: OU, E e COMPLEMENTO, e pelos caracteres 0 e 1. As operações E e OU serão simbolizadas, respectivamente, por um ponto (.) e por um sinal de mais (+), enquanto que o COMPLEMENTO será representado através de uma barra colocada em cima do elemento em questão. 4.1 – Definições básicas da Álgebra de Boole 4.1.1 – Variável lógica (ou de Boole ou binária): Variável que tem por domínio 2 valores lógicos distintos, representados pelos valores 0 e 1 (ou outras designações como FALSE(F) e TRUE (T) ou FALSO(F) e VERDADEIRO(V)); 4.1.2 – Função lógica (ou de Boole ou binária): Função que tem por contradomínio os valores lógicos 0 e 1; 4.1.3 – Operadores/Funções lógicos elementares:

- Intersecção (conjunção ou produto lógico) – Operação AND f(A,B) = A . B = AB

- União (disjunção ou soma lógica) – Operação OR

f(A,B) = A + B

- Complemento (negação ou inversão) – Operação NOT 4.1.4 – Expressões lógicas: É um conjunto de variáveis (literais) e constantes lógicas (0 e 1) ligadas entre si pelos sinais dos operadores lógicos elementares. Constituem uma das formas para descrever funções lógicas (outras formas: tabelas de verdade, mapas de karnaugh, etc..). Exemplos:

4.1.5 – Literal: Cada ocorrência de uma variável na sua forma complementada ou não complementada.



4.1.6 – Precedência dos operadores:

– a avaliação de uma expressão lógica é realizada da esquerda para a direita; – sub-expressões entre parêntesis são avaliadas em primeiro lugar; – dentro das sub-expressões, primeiro avaliam-se os operadores de negação, depois de produto e, finalmente, de adição. Exemplo: X+Y’.Z é avaliado como (X+(Y’.Z)).

4.1.7 – Expressões lógicas equivalentes: Quando uma delas só for igual a 1 quando a outra também for igual a 1, e igual a 0 quando a outra também for igual a 0. 4.1.8 – Expressões lógicas complementares: Se uma delas for igual a 1 quando a outra for igual a 0,e vice-versa. 4.1.9 – Expressões lógicas duais: Quando de uma se pode obter a outra:

- transformando todos os “.” em “+” (produtos em somas); - transformando todos os “+” em “.” (somas em produtos); - transformando todos os 0 em 1; - transformando todos os 1 em 0; - e mantendo as ocorrências das variáveis (literais). Exemplo:

Não existe nenhuma relação entre os valores lógicos de expressões duais: podem ser ambas iguais a 0, ambas iguais a 1, ou uma igual a 1 e outra igual a 0. Mas as identidades lógicas duais têm a propriedade de que quando uma é verdadeira a outra também o é. Exemplo: Identidades duais - se a identidade A + 0 = A se verifica então também se verifica a identidade A.1 = A.

4.1.10 – Uma função lógica é representada de forma inequívoca por uma tabela de verdade, mas admite a representação através de várias expressões lógicas equivalentes.

– Uma função lógica pode ser representada por um circuito lógico (diagrama lógico) constituído por portas lógicas.

Exemplo: A função f(X,Y,Z) pode ser representada: - pela expressão X + Y’.Z - pela tabela de verdade

X Y Z Y’ Y’.Z X+Y’.Z S 0 0 0 1 0 0 0 0 0 1 1 1 1 1



0 1 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 0 0 1 1

- pelo diagrama lógico

Fig. 17 – Circuito simplificado pela Álgebra de Boole

4.2 – Postulados (Axiomas) da Álgebra de Boole

Serão apresentados os postulados da complementação, da adição e da multiplicação da álgebra de Boole e suas identidades resultantes.

4.2.1 – Postulados da Complementação Este postulado mostra as regras da complementação na álgebra de Boole,

onde é o complemento de A. 1) Se A = 0 então A’ = 1 2) Se A = 1 então A’ = 0

Assim, pode-se estabelecer a seguinte identidade: O bloco lógico que executa o postulado da complementação é o

INVERSOR. 4.2.2 – Postulados da Adição

Este postulado mostra como são as regras da adição dentro da álgebra de Boole.

1) 0 + 0 = 0 2) 0 + 1 = 1 3) 1 + 0 = 1 4) 1 + 1 = 1 Desta forma, pode-se estabelecer as seguintes identidades: A + 0 = A A + 1 = 1 A + A = A A + A’ = 1

O bloco lógico que executa o postulado da adição é o OU. 4.2.3 – Postulados da Multiplicação

Este postulado determina as regras da multiplicação booleana. 1) 0 . 0 = 0



2) 0 . 1 = 0 3) 1 . 0 = 0 4) 1 . 1 = 1 Assim, pode-se estabelecer as seguintes identidades: A . 0 = 0 A . 1 = A A . A = A A . A’ = 0 O bloco lógico que executa o postulado da multiplicação é o E.

4.3 – Propriedades

Serão estudadas as principais propriedades algébricas, úteis principalmente no manuseio e simplificações de expressões e, conseqüentemente, de circuitos lógicos. 4.3.1 – Propriedade Comutativa

Esta propriedade é válida na adição e na multiplicação. A + B = B + A A . B = B . A

4.3.2 – Propriedade Associativa Esta propriedade também é válida tanto na adição quanto na multiplicação. A + (B + C) = (A + B) + C = A + B + C A . (B . C) = (A . B) . C = A . B . C

4.3.3 – Propriedade Distributiva A . (B + C) = A . B + A . C

4.4 – Teoremas da Álgebra de Boole

Expressão Dual Descrição

T1 A . 0 = 0 A + 1 = 1 0 - elemento absorvente do produto lógico 1 - elemento absorvente da soma lógica

T2 A . 1 = A A + 0 = A 1 - elemento neutro do produto lógico 0 - elemento neutro da soma lógica

T3 A . A = A A + A = A

T4 A . A’ = 0 A + A’ = 1

T5 A’ ‘ = A Lei da idem potência

T6 A . B = B . A A + B = B + A Lei da comutatividade

T7 A.B.C = A.(B.C) = (A.B).C A+B+C = A+(B+C) = (A+B)+C Lei da associatividade

T8 A.B + A.C = A.(B+C) (A+B) . (A+C) = A + B.C Lei distributiva

T9 A + A.B = A A.(A+B)=A Lei da absorção



T10 A + A’ B = A + B A . (A’ + B) = A . B Lei do termo “menor”

T11 A . B + A . B’ = A (A + B) (A + B’ ) = A Lei da adjacência

T12 A.B + A’.C + B.C = A.B + A’.C

(A+B) (A’+C) (B+C) = (A + B) (A’ + C)

Lei do termo “incluído”

T13 (A .B)’ = A’ + B’ (A + B)’ = A’ . B’ Lei de Morgan

4.5 – Simplificação de expressões lógicas Veremos três métodos de simplificação e minimização de expressões lógicas: utilizando os teoremas da Álgebra de Boole, usando o método de Veitch-Karnaugh e o teorema de Quine-McCluskey. 4.5.1 – Simplificação recorrendo aos teoremas da Álgebra de Boole

É um processo heurístico onde se procuram detectar partes da expressão que sejam simplificadas por aplicação dos teoremas, resultando em expressões equivalentes. O processo repete-se até que já não existam subexpressões susceptíveis de serem simplificadas, não existindo, no entanto, garantia de que a expressão obtida esteja realmente minimizada.

Exemplos: Expressões equivalentes teorema AB’(C+C’)+A’BC+AB(C’+C) T4 ; T2 AB’+A’BC+AB T6 AB’+AB+A’BC T8 A(B’+B)+A’BC T4 A+A’BC T10 A+BC Expressões equivalentes teorema A’+AB+AC’+AB’C’ T10 A’+B+AC’+AB’C’ T8 A’+B+AC’(1+B’) T1;T2 A’+B+AC’ T6 A’+AC’+B T10 A’ +C’ + B

4.5.2 – Simplificação recorrendo método de Veitch-Karnaugh

Quando são utilizados os teoremas e postulados Booleanos para simplificação de expressões lógicas não se pode afirmar, em vários casos, que a equação resultante está na sua forma minimizada.

Existem métodos de mapeamento das expressões lógicas que possibilitam a simplificação de expressões de N variáveis. O diagrama ou mapa de Karnaugh é um destes métodos e permite a simplificação mais rápida dos casos extraídos diretamente de tabelas da verdade, obtidas de situações quaisquer. Serão estudados os diagramas para 2, 3, 4 e 5 variáveis.



O número de células do mapa de Karnaugh é definido pelas possibilidades de cada variável no sistema binário elevado ao coeficiente de n variáveis, ou seja: número células = 2n. Portanto para 2 variáveis teremos 22 = 4 células, para 3 variáveis teremos 23 = 8 células, para 4 variáveis teremos 24 = 16 células e para 5 variáveis teremos 25 = 32 células (dois conjuntos de 16 células). As variáveis são alocados conforme combinações de agrupamentos possíveis, partindo da locação nas linhas e depois nas colunas:

B’ B B’ B C’ C

A’ A’ B’

A A A’

C’ C C’ B

4 células 8 células A

B’

D’ D D’

16 células

- 2 variáveis:

A expressão simplificada é obtida do diagrama, cujo método consiste em

agrupar as regiões onde o valor de cada célula é 1 no menor número possível de agrupamentos. Os termos que não puderem ser agrupados serão considerados isoladamente.

QUADRA: Conjunto de 4 regiões onde o valor de cada célula é 1, sendo adjacentes. No diagrama de 2 variáveis é o agrupamento máximo, proveniente de uma tabela onde todos os casos valem 1. Desta forma, a expressão final simplificada obtida é S=1, assim como mostra a figura.

B’ B

A’ 1 1 ← Quadra: S = 1

A 1 1

PARES: Conjunto de duas regiões onde o valor de cada célula é 1, sendo adjacentes. Não podem ser agrupados na diagonal. As figuras abaixo mostram exemplos de agrupamentos pares e sua respectiva equação.



B’ B B’ B B’ B B’ B

A’ A’ 1 1 A’ 1 A’ 1 A 1 1 A A 1 A 1

S = A S = A’ S = B S = B’

TERMOS ISOLADOS: Região onde o valor de cada célula é 1, sem vizinhança para agrupamento. São os próprios casos de entrada, sem simplificação. As figuras abaixo mostram alguns exemplos e suas respectivas equações.

B’ B B’ B

A’ A’ 1

A 1 A 1 1

S = AB S = A + B

OBS: a mesma célula pode ser usada mais de uma vez.

- 3 variáveis:

Agrupamentos possíveis: - termo isolado = 1 célula 3 letras; - par = duas células 2 letras; - quadra = quatro células 1 letra; - oitava = oito células (S = 1).

- 4 variáveis:

Agrupamentos possíveis:



- termo isolado = 1 célula 4 letras; - par = duas células 3 letras; - quadra = quatro células 2 letras; - oitava = oito células 1 letra; - hexa = dezesseis células (S = 1).

- 5 variáveis:

O mapa de Karnaugh abaixo deve ser repetido para as variáveis A e A’.

Agrupamentos possíveis: - termo isolado = 1 célula 5 letras; - par = duas células 4 letras; - quadra = quatro células 3 letras; - oitava = oito células 2 letras;

4.5.2.1 – Erro (falha) eletrostático Erro eletrostático existe em uma rede se, e somente se: - existe um par de atribuições adjacentes de entrada que produzem, ambos, saídas 1 ou 0. - Todos os mintermos são contemplados, entretanto existe possibilidade de agrupamentos redundantes. Por exemplo:



4.5.3 – Simplificação recorrendo método de Quine-McCluskey

O método tabular de Quine-McCluskey possibilita-nos a simplificação de expressões com quantidades de variáveis maiores que quatro.

Simplifique a expressão representada na forma canônica

S = Σm(0,1,2,4,6,7)

Decimal Binário N°°°° bits “1” N°°°° do

Mintermos Pares Quadras

0 000 0 0 [1] 0, 1 (1) [7]

1 001 1 [2] 0, 2 (2) [8]

2 010 2 [3] 0, 4 (4) [9]

4 100

1

4 [4] 2, 6 (4) [10]

6 110 2 6 [5] 4, 6 (2) [11]

7 111 3 7 [6] 6, 7 (1) [12]

O método segue alguns procedimentos do tipo: Na coluna ”N°°°° do Mintermos” verificar o nível inferior com o superior

obedecendo aos critérios: - analisar sempre o nível inferior em relação ao superior; - analisar somente Mintermos vizinhos, ou seja, de níveis adjacentes; - O Mintermo do nível inferior analisado deve ser maior que do nível

superior; - A diferença entre os Mintermos deve ser potência de 2. Dessa forma teremos agrupamentos dos Mintermos em pares, pares em

quadras, quadras em oitavas, etc. Agrupamentos de Mintermos em pares: Analisando na coluna ”N°°°° do Mintermos” observamos no primeiro nível

somente o Mintermo 0. Verifica-se a existência das regras anteriores para este nível em relação ao nível adjacente imediatamente inferior. Todos os valores dos dois níveis devem ser checados, assim o processo se inicia, neste caso, pela seguinte análise: o Mintermo 1 é maior que o Mintermo 0? Sim. Então verifica-se se a diferença entre eles é potência de 2, neste caso 1 – 0 = 1, que é correlacionado a 20. Portanto temos a formação do primeiro par 0,1 sendo a diferença entre eles colocada entre parêntesis (1). Repetir esses passos até a expressão [4]. Ao final teremos analisado todas as possibilidades de pares chegando a expressão [7].

Agrupamentos de pares em quadras:



Decimal Binário N°°°° bits “1” N°°°° do

Mintermos Pares Quadras

0 000 0 0 [1] 0, 1 (1) [7] ♦ 0,2,4,6 (2,4)

1 001 1 [2] 0, 2 (2) [8] 0,4,2,6 (4,2)

2 010 2 [3] 0, 4 (4) [9]

4 100

1

4 [4] 2, 6 (4) [10]

6 110 2 6 [5] 4, 6 (2) [11]

7 111 3 7 [6] 6, 7 (1) [12] ♦

Analisando na coluna ”Pares” verifica-se agora entre os níveis adjacentes a

igualdade entre os valores no parêntesis. Obedecendo a mesma seqüência os pares devem ser agrupados formando as quadras. Os valores entre parêntesis identificam a diferença entre o primeiro termo do primeiro par e seu parceiro e o primeiro termo do segundo par (2-0 e 4-0).

Se algum par não puder ser associado ele permanece como termo da expressão. Desta maneira os pares identificados e grifados com “♦” não serão eliminados.

Se componentes do mesmo nível apresentar as mesmas características, um deles deve ser eliminado. Por exemplo, as quadras 0,2,4,6 (2,4) e 0,4,2,6 (4,2) têm os mesmos números e uma delas deve ser eliminada.

Resultado da análise para simplificação: Valores correspondentes às colunas da tabela verdade:

A B C 22 = 4 21 = 2 20 = 1

Mintermos independentes = nenhum; Pares = 0,1 (1) pegar um mintermo que identifique o termo, nesse

caso, os mintermos 0 ou 1. Tomaremos o mintermo 0, A’B’C’. Agora verifique na tabela de valor correspondente a letra que corresponda o número entre parêntesis após o par (1). A letra que corresponde a 1 é o C, então ele deve ser eliminado.

A’B’C’ A’B’ é o par 0,1 (1); e

6,7 (1) ABC AB é o par 6,7 (1); Quadras = 0,2,4,6 (2,4) proceder de forma similar ao par. Tomaremos

o termo 2 A’BC’, elimina-se os valores dos termos entre parêntesis (2,4), sendo eles B e A. Assim: 0,2,4,6 (2,4) A’BC’ C’

O expressão simplificada é S = A’B’ + AB + C’. 4.6 – Circuitos lógicos a partir de expressões e vice-versa

Todo projeto combinacional ou seqüencial têm sua origem a partir de tabelas verdade que geram expressões e circuitos lógicos.



Exemplo disto é um circuito que será projetado baseado em condições: o sistema baseia-se numa arbitragem de combate de Judô. São 4 árbitros julgando os golpes aplicados. Cada árbitro tem em suas mãos um interruptor, wireless, que é acionado imediatamente quando acusado um golpe. A condição de parada do combate a ser obedecida é de que no mínimo 3 árbitros devem acusar o mesmo golpe, fazendo cômputo do mesmo.

A partir do relato, podemos construir a tabela verdade, sendo o número de entrada, a quantidade de árbitros (A, B, C e D) e as saídas válidas (S), aquelas onde 3 entradas estiverem ativas.

Dec. A B C D S 0 0 0 0 0 0 1 0 0 0 1 0 2 0 0 1 0 0 3 0 0 1 1 0 4 0 1 0 0 0 5 0 1 0 1 0 6 0 1 1 0 0 7 0 1 1 1 1 8 1 0 0 0 0 9 1 0 0 1 0 10 1 0 1 0 0 11 1 0 1 1 1 12 1 1 0 0 0 13 1 1 0 1 1 14 1 1 1 0 1 15 1 1 1 1 1

A expressão que representará o circuito pode ser demonstrada nas formas: - Normal S = A’BCD + AB’CD + ABC’D + ABCD’ + ABCD

- Canônica S = Σm(7, 11, 13, 14, 15)

A expressão acima pode ser denotada no circuito inicial a seguir:

Fig. 18 – Circuito original de função lógica



O objetivo de um circuito é ter a estrutura de menor número de portas possíveis, desta forma simplificaremos pelo método do mapa de Karnaugh:

1

1 1 1

1

Devemos simplificar a expressão em quatro pares: - ABD; - ABC; - ACD; e - BCD. A expressão simplificada será: S = ABD + ABC + ACD + BCD O circuito simplificado será:

Fig. 19 – Circuito simplificado de função lógica

Portanto o circuito poderá ser implementado num CI com as características necessárias. 4.6.1 – Exemplos de implementações de circuitos lógicos

A partir do circuito abaixo, descreva a expressão lógica inicial.



1° passo: descrever a expressão do circuito: S = A + B’C. 2° passo: encontrar a expressão inicial: - utilizar o mapa de Karnaugh para encontrar os Mintermos.

1

1 1 1 1

- relacionar a expressão na forma normal com os Mintermos encontrados: S = A’B’C + AB’C’ + AB’C + ABC + ABC’ 4.7 – Operações de Aritmética Digital

Primeiramente veremos como as diversas operações aritméticas são feitas com números binários e também em hexadecimal, e depois estudaremos os circuitos lógicos que realizam estas operações em um sistema digital.

4.7.1 – Adição Binária

A adição de dois números binários é realizada da mesma forma que a adição de números decimais. A única diferença está que, no sistema binário, apenas quatro situações podem ocorrer na soma de dois dígitos (bits), qualquer que seja a posição:

0 + 0 = 0 1 + 0 = 1 1 + 1 = 10 = 0 + carry 1 para a próxima posição 1 + 1 + 1 = 11 = 1 + carry 1 para a próxima posição Assim:

Exercícios: Some os seguintes números binários. a) 10110 + 00111 b) 10001111 + 10010010

Par B’C

Quadra A



c) 11,011 + 10,110 Circuito Lógico Somador:

Fig. 20a – Circuito somador Half Adder

20b – Circuito somador Full Adder

4.7.2 – Subtração binária

Idêntico ao sistema decimal, mas quando fizermos 0 menos 1 (0 – 1), devemos emprestar “dois” da seqüência de dígitos a esquerda. Vejamos como ficaria na base dez:

Analogamente:

Fig. 21a – Circuito subtrator Half Subtractor



Fig. 22b – Circuito subtrator Full Subtractor

4.7.3 – Multiplicação binária

A multiplicação de números binários é realizada da mesma maneira como a de números decimais. O multiplicando é multiplicado por cada bit do multiplicador, começando do bit menos significativo. Cada uma destas multiplicações forma um produto parcial. Os sucessivos produtos parciais são deslocados uma posição para a esquerda. O produto final é obtido a partir da soma dos produtos parciais.

Para entender como um multiplicador binário pode ser implementado com um circuito combinacional, considere a multiplicação de dois números de dois bits mostrada na figura abaixo:

Fig. 23 – Circuito multiplicador de 2 bits

Os bits do multiplicando são B1 e B0, os bits do multiplicador são A1 e A0 e o

produto é M3, M2, M1 e M0. O primeiro produto parcial é formado pela multiplicação



de B1B0 por A0. A multiplicação de dois bits, tais como A1 e B0 produz um 1 se ambos os bits são 1, do contrário ela produz um 0. Isto é idêntico à operação E.

Assim, o produto parcial pode ser implementado com portas E como mostrado no circuito da figura anterior. O segundo produto parcial é formado pela multiplicação de B1B0 por A1 e é deslocado uma posição para a esquerda. Os dois produtos parciais são somados com dois circuitos meio-somadores. Usualmente tem-se mais bits nos produtos parciais, fazendo-se necessário o uso de somadores completos para produzir a soma dos produtos parciais.

Um circuito multiplicador binário combinacional com mais bits pode ser construído de maneira semelhante. Um bit do multiplicador é operado por um E com cada bit do multiplicando em tantos níveis quanto existam bits no multiplicador. A saída binária em cada nível de portas E é somada em paralelo com o produto parcial do nível anterior para formar um novo produto parcial. O último nível produz o resultado. Para j bits no multiplicador e k bits no multiplicando, serão necessários jxk portas E e (j-1) somadores de k bits para gerar um produto de j+k bits. Exemplo:

4.7.4 – Divisão binária



4.7.5 – Representação e operações de Números com Sinal

Como a maioria dos computadores e das calculadoras digitais efetua operações tanto com números positivos quanto negativos, é necessário representar de alguma forma o sinal do número (+ ou -).

Em geral, o 0 no bit de sinal representa um número positivo e um 1 no bit de sinal representa um número negativo.

Na figura seguinte, o bit na posição mais à esquerda é o bit de sinal que representa positivo (+) ou negativo (-). Os outros seis bits representam a magnitude do número, que é igual a 39 em decimal.

Representação no número +39 Representação no número -39

Essa representação é denominada “Sistema Sinal-Magnitude” para

números binários com sinal. Embora esse sistema seja uma representação direta, os computadores e calculadoras normalmente não o utilizam, devido a complexidade da implementação do circuito.

O sistema mais usado para representar números binários com sinal é o “Sistema de Complemento de 2”. Para estabelecer critérios de conhecimento do nível de compreensão do método complemento de 2 de um número binário, devemos compreender o funcionamento do método complemento de 1. 4.7.5.1 – Forma e operação do Complemento de 1 (C-1)

O complemento de 1 de um número binário é obtido substituindo cada 0 por 1 e cada 1 por 0. Em outras palavras, substitui-se cada bit do número binário pelo seu complemento, conforme mostrado a seguir.

1 0 1 1 0 1 Número binário original = 45 em decimal 0 1 0 0 1 0 Complemento de 1 de 45

Na aritmética de complemento de 1, dois números são somados da mesma

forma que na representação binária. Com a diferença que, na ocorrência de estouro (overflow) na soma parcial dos bits mais à esquerda, este estouro será somado ao resultado. Exemplo: somar os valores 10 e – 3 em C-1, para 8 bits. 10 em binário 0 0 0 0 1 0 1 0 -3 em C-1 1 1 1 1 1 1 0 0

1 0 0 0 0 0 1 1 0

Assim tem-se: 000000111(2) = 7(10)

overflow Soma-se com LSB



4.7.5.2 – Forma do Complemento de 2 (C-2) O complemento de 2 de um número binário é formado tomando-se o

complemento de 1 do número e adicionando-se 1 na posição do bit menos significativo, conforme segue:

101101(2) = 45(10). 1 0 1 1 0 1 Equivalente binário de 45 0 1 0 0 1 0 Complemento de 1

+ 1 Fazer a soma de 1 ao LSB para formar o complemento de 2 0 1 0 0 1 1 Complemento de 2

Para finalizar, basta acrescentar um bit 1 na frente do número encontrado,

que poderá ser a posição definida para o bit de sinal. 1 0 1 0 0 1 1(2) = -45 (10)

Assim, o sistema de complemento de 2 para representação de números com sinal funciona da seguinte forma:

- Se o número for positivo, a magnitude é representada na forma binária direta, e um bit de sinal 0 é colocado em frente ao bit mais significativo (Most Significant Bit – MSB).

- Se o número for negativo, a magnitude é representada na sua forma do complemento de 2 e um bit de sinal 1 é colocado em frente ao MSB.

O sistema de complemento de 2 é usado para representar números com sinal porque permite realizar a operação de subtração efetuando na verdade uma adição. Isso é importante porque um computador digital pode usar o mesmo circuito tanto na adição quanto na subtração, minimizando operações de hardware. Exemplo: Transforme o número 1101, que está em complemento de dois, para o seu equivalente decimal.

a = - 1.23 + (1.22 + 0.21 + 1.20) a = - 8 + (4 + 0 + 1) = -8 + 5 a = - 3(10)

Na aritmética em C-2, o processo é idêntico ao de C-1, mas, despreza-se o

estouro, se houver.



Exemplo: somar os valores 10 e – 3 em C-2, para 8 bits. 10 em binário 0 0 0 0 1 0 1 0 -3 em C-2 1 1 1 1 1 1 0 1

1 0 0 0 0 0 1 1 1

Assim tem-se: 000000111(2) = 7(10) 4.8 – Exercícios 4.8.1 – Dado os sistemas numéricos, abaixo, faça os conversões solicitadas: a. 256(10) = ? (2) = ? (8) = ? (16) b. 2047(10) = ? (2) = ? (8) = ? (16) c. 287,123(10) = ? (2) d. 163417(8) = ? (2) = ? (16) e. A1B2C3D(16) = ? (2) = ? (8) = ? (10) f. 10100,1101(2) = ? (10) g. 6543(8) = ? (2) = ? (16) = ? (10) 4.8.2 – Dado as expressões, construa as tabelas verdade:

a.

b.

c.

d. 4.8.3 – Dado as tabelas verdade, desenhe o circuito inicial, simplifique as expressões pelo método do mapa de Karnaugh e desenhe o circuito simplificado:

a. A B C S 0 0 0 1

0 0 1 1

0 1 0 1

0 1 1 0

1 0 0 1

1 0 1 0

1 1 0 1

1 1 1 0

overflow Ignora-se o estouro



b. A B C D S1 S2 0 0 0 0 0 1

0 0 0 1 0 0

0 0 1 0 0 1

0 0 1 1 0 0

0 1 0 0 0 0

0 1 0 1 1 1

0 1 1 0 0 0

0 1 1 1 1 1

1 0 0 0 0 1

1 0 0 1 0 0

1 0 1 0 0 1

1 0 1 1 0 0

1 1 0 0 1 0

1 1 0 1 1 1

1 1 1 0 1 0

1 1 1 1 1 1

c.

A B C D E S 0 0 0 0 0 1

0 0 0 0 1 1

0 0 0 1 0 1

0 0 0 1 1 1

0 0 1 0 0 0

0 0 1 0 1 0

0 0 1 1 0 0

0 0 1 1 1 0

0 1 0 0 0 0

0 1 0 0 1 0

0 1 0 1 0 0

0 1 0 1 1 0

0 1 1 0 0 0

0 1 1 0 1 0

0 1 1 1 0 0

0 1 1 1 1 0

1 0 0 0 0 0

1 0 0 0 1 0

1 0 0 1 0 0

1 0 0 1 1 0

1 0 1 0 0 1

1 0 1 0 1 0

1 0 1 1 0 1



1 0 1 1 1 0

1 1 0 0 0 0

1 1 0 0 1 0

1 1 0 1 0 1

1 1 0 1 1 0

1 1 1 0 0 0

1 1 1 0 1 0

1 1 1 1 0 1

1 1 1 1 1 0

4.8.4 – Dado os circuitos, desenhe a tabela verdade e as expressões iniciais, simplifique as expressões pelo método do mapa de Karnaugh e desenhe o circuito simplificado:

a.

b.



5. Circuitos Lógicos de Sistemas Digitais

Os circuitos lógicos dos sistemas digitais podem ser de dois tipos: circuitos combinacionais ou circuitos seqüenciais.

Um circuito combinacional é constituído por um conjunto de portas lógicas as quais determinam os valores das saídas diretamente a partir dos valores atuais das entradas. Pode-se dizer que um circuito combinacional realiza uma operação de processamento de informação a qual pode ser especificada por meio de um conjunto de equações Booleanas. No caso, cada combinação de valores de entrada pode ser vista como uma informação diferente e cada conjunto de valores de saída representam o resultado da operação.

Um circuito seqüencial, por sua vez, emprega elementos de armazenamento denominados latches e flip-flops, além de portas lógicas. Os valores das saídas do circuito dependem dos valores das entradas e dos estados dos latches ou flip-flops utilizados. Como os estados dos latches e flip-flops é função dos valores anteriores das entradas, diz-se que as saídas de um circuito seqüencial dependem dos valores das entradas e do histórico do próprio circuito. Logo, o comportamento de um circuito seqüencial é especificado pela seqüência temporal das entradas e de seus estados internos.

A Fig. 24 ilustra os procedimentos para a construção de um circuito lógico.

Fig. 24 – Procedimentos para estabelecimento de critérios em um circuito lógico

O circuito lógico, obtido seguindo os procedimentos abordados na Fig. 24,

pode apresentar diversas variáveis de entrada e possuir diversas saídas, conforme especificado.

Fig. 25 – Projeto de circuito lógico

5.1 – Circuitos Lógicos Combinacionais

São aqueles em que a saída depende única e exclusivamente das combinações entre as variáveis de entrada.

O objetivo da análise de um circuito combinacional é determinar seu comportamento. Então, dado o diagrama de um circuito, deseja-se encontrar as equações que descrevem suas saídas. Uma vez encontradas tais equações,



pode-se obter a tabela verdade, caso esta seja necessária. É importante certificar-se que o circuito é combinacional e não seqüencial. Um modo prático é verificar se existe algum caminho (ou ligação) entre saída e entrada do circuito. Caso não exista, o circuito é combinacional.

O circuito lógico combinacional é utilizado para solucionar problemas em que é necessária uma resposta diante de determinadas situações representadas pelas variáveis de entrada.

Fig. 26 – Representação de circuito lógico combinacional

5.1.1 – Exemplo de Circuito com 2 Variáveis 5.1.1.1 – Análise do problema:

Instalação de um sistema automático de semáforo no cruzamento das ruas A (preferencial) e B.

1) Quando houver carros transitando somente na Rua XYZ, o semáforo 2

deverá permanecer verde. 2) Quando houver carros transitando somente na Rua ABC, o semáforo 1

deverá permanecer verde. 3) Quando houver carros transitando nas Ruas ABC e XYZ, o semáforo da

Rua ABC deverá estar verde, pois é preferencial. 5.1.1.2 – Estabelecer Convenções:

a) Existência de carro na Rua ABC: A=1 b) Não existência de carro na Rua ABC: A=0 c) Existência de carro na Rua XYZ: B=1 d) Não existência de carro na Rua XYZ: B=0 e) Verde do semáforo 1 aceso: V1=1 f) Verde do semáforo 2 aceso: V2=1 g) Quando V1 = 1

- Vermelho do semáforo 1 apagado: Vm1=0 - Verde do semáforo 2 apagado: V2=0 - Vermelho do semáforo 2 aceso: Vm2=1

h) Quando V2=1 → V1=0, Vm2=0, Vm1=1.



5.1.1.3 – Montar a Tabela da Verdade:

Entradas Saídas

A B V1 Vm1 V2 Vm2 0 0 X X X X

0 1 0 1 1 0

1 0 1 0 0 1

1 1 1 0 0 1

5.1.1.4 – Obter a Expressão Simplificada:

B’ B B’ B B’ B B’ B A’ X A’ X 1 A’ X 1 A’ X A 1 1 A A A 1 1

S = A Mapa para V1 S = A’B

Mapa para Vm1 S = A’B Mapa para V2 S = A

Mapa para Vm2

Pela Tabela da Verdade ou pelo Mapa de Karnaugh pode-se observar que as expressões de V1 e Vm2 são idênticas, o mesmo ocorrendo com V2 e Vm1. Assim, as expressões simplificadas são:

V1 = Vm2 = A e V2 = Vm1 = A’B 5.1.1.5 – Circuito Lógico:

Conclui-se, observando o circuito lógico, que a presença de carro na rua

preferencial (A=1) acarreta o acionamento do verde do semáforo 1 e o vermelho do semáforo 2 e, devido à ação do inversor, a retirada de sinal do verde do semáforo 2 e vermelho do semáforo 1. A ausência de carros nesta via (A=0), causa a condição contrária, o que possibilita a abertura da via secundária. Observa-se, ainda, que a variável B é supérflua e pode ser eliminada das expressões no processo de simplificação, devido às situações consideradas no projeto. Assim, para a realização deste circuito, poderíamos simplesmente colocar um sensor de presença de veículos na Rua ABC e utilizar uma porta inversora.



5.1.2 – Circuitos Combinacionais de Interconexão (Circuitos Lógicos MSI)

Os circuitos lógicos são classificados em níveis de integração quanto ao avanço tecnológico: Baixa escala de integração – SSI (Small Scale Integration) com capacidade menor que 12 portas por chip; Média escala de integração – MSI (Medium Scale Integration) de 12 a 99 portas por chip; Larga escala de integração – LSI (Large Scale Integration) e Muito Larga escala de integração – VLSI (Very Large Scale Integration), ambos com capacidade de dezenas de milhares de portas por chip. Mais recentemente outros dois níveis se destacam: o Ultra Larga

escala de integração – ULSI (Ultra Large Scale Integration) com capacidade superior a 100.000 portas por chip, e o Giga escala de integração – GSI (Giga Scale Integration) com capacidade superior a um milhão de portas.

Em média a quantidade de transistores em cada chip varia em torno de 10 vezes a quantidade de portas, ou seja, um chip tipo SSI é composto por, no máximo, aproximadamente 100 a 120 transistores.

Os circuitos integrados SSI são em geral aqueles que contem internamente apenas as portas lógicas independentes entre si, como por exemplo, o CI TTL 7400 que possui internamente 4 portas lógicas do tipo NAND de duas entradas.

Existem diversos circuitos combinacionais que são largamente utilizados em diferentes aplicações. Em geral, estes são utilizados com os seguintes objetivos: selecionar uma entre várias entradas, converter códigos digitais de uma representação para outra, gerar e verificar sinais de paridade (integridade), comparar palavras digitais entre outros.

Estes circuitos são compostos de diversas portas lógicas diferentes, combinadas de formas a implementar a função desejada Visando a redução de custo e volume necessários para implementação destes circuitos, os mesmos encontram-se disponíveis já encapsulados em um único CI, e são classificados como MSI. Muitas vezes estes circuitos combinacionais são utilizados como blocos padrões dentro de CI’s LSI ou VLSI, para formar circuitos mais complexos.

Os circuitos MSI a serem apresentados a seguir, conhecidos como codificadores, decodificadores, multiplexadordes, demultiplexadores, somadores, comparadores, entre outros, são utilizados como blocos ou módulos necessários para a implementação de circuitos e sistemas digitais mais complexos.

Os circuitos combinacionais são os responsáveis pelas operações lógicas e aritméticas intrínsecas de um sistema digital.



Além das operações lógicas e aritméticas como adição, subtração complementação, existem ainda outras funções necessárias para a realização de conexões entre os diversos operadores.

Por isto, ao abordar um problema de projeto de circuitos lógicos, antes de aplicar os procedimentos de desenvolvimento, devemos estar esclarecendo algumas dúvidas: - Existe um circuito integrado que já realiza a função requerida? - É possível adaptar com pouca lógica adicional um circuito integrado (ou vários) para realizar a função requerida?

Se a resposta à alguma dessas perguntas é afirmativa, é certo que esta opção nos dará a melhor solução comparada com os procedimentos de projeto.

Os circuitos combinacionais comercializados em circuito integrado MSI podem estar classificados em quatro divisões: - Codificadores e decodificadores; - Multiplexadores e demultiplexadores; - Circuitos aritméticos (somadores e comparadores); e - Geradores de paridade.

5.1.2.1 – Decodificadores

Decodificar significa transformar informações que estão escritas de forma codificada, pouco conhecida ou identificável, de volta à sua forma original, completa ou em outra informação de mais fácil compreensão. Nos sistemas digitais, decodificar significa, na maioria dos casos, transformar um número binário de volta a seu formato decimal para a manipulação ou visualização pelo homem.

Um decodificador é um circuito combinacional usado para ativar ou habilitar um (e somente um) dentre m componentes. É assumido que cada componente possui um índice entre 0 e m-1, representado por um endereço em binário.

Um decodificador n : m (lê-se n por m ) possui n entradas e m saídas, com m ≤ 2n.

No caso de um decodificador 3:8, serão 8 (23) saídas, onde cada saída pode ser encarada como um endereço diferente. Para ativar uma dentre 8 saídas são necessárias 3 variáveis de entrada (daí 3:8). Cada combinação das variáveis de entrada seleciona um e somente uma dentre as 8 saídas, de modo que cada saída somente será selecionada por uma das 8 combinações. Desta forma, é natural que se associe a cada saída um índice decimal que represente a combinação de entradas responsável pela sua ativação.

Alguns decodificadores não utilizam todos os 2n códigos disponíveis, como é o caso do decodificador BCD-decimal, que tem na sua entrada um código de quatro bits e apenas dez saídas válidas, e não 24 =16 saídas disponíveis. Nestes casos, os decodificadores devem ser projetados levando-se em conta que se um dos códigos não utilizados aparecer na entrada, nenhuma das saídas seja ativada.



Abaixo é representada uma versão bastante simplificada, de um decodificador 2-por-4 (2:4), isto é, o circuito lógico de um decodificador de duas entradas e 22 saídas.

A B S0 S1 S2 S3 0 0 1 0 0 0 0 1 0 0 1 0 1 1 1 0 0 1 0 0 1 1 1 1 0 0 0 1 S0 = S1 = S2 = S3 =

5.1.2.1.1 – Decodificador BCD para Decimal

Este decodificador possui uma informação de entrada de 4 bits que correspondem aos dígitos decimais de “0 a 9”, ou seja, 0000 a 1001. Este circuito possui dez saídas, representando cada um dos dígitos decimais. A seguir é mostrado como pode ser projetado um decodificador BCD-Decimal, onde o código BCD é dado pelas entradas A, B, C e D, e as saídas são definidas por I0 - I9.

Entradas Saídas A B C D I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 0 1 1 1 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 0 0

1 0 1 0 X X X X X X X X X X 1 0 1 1 X X X X X X X X X X 1 1 0 0 X X X X X X X X X X 1 1 0 1 X X X X X X X X X X 1 1 1 0 X X X X X X X X X X 1 1 1 1 X X X X X X X X X X



Fig. 27 – Circuito Decodificador BCD/Decimal 5.1.2.1.2 – Decodificador e Indicador de 7 Segmentos (Display)

Com o desenvolvimento do LED (diodo emissor de luz), surgiu a possibilidade de se construir elementos que “desenhavam” os algarismos, chamados de display’s (mostradores) de 7 segmentos.

Na seqüência da evolução tecnológica, construíram-se os LCD (display de cristal líquido) que tem o mesmo princípio de funcionamento do display de 7 segmentos. No entanto, gastam menos energia, pois funcionam através da polarização das moléculas dos cristais via campo elétrico (corrente nula). Para os LED’s, além da tensão de polarização, há a necessidade de uma corrente considerável.

O display de LED’s de 7 segmentos é um elemento passivo construído por 7 LED’s em forma de barra (retangular) e um oitavo LED que é utilizado como ponto decimal. Cada led é representado por letras designadas por a, b, c, d, e, f, g, representando cada um dos 7 segmentos. Abaixo estão representados os tipos comerciais existentes de display, que são tipo ânodo comum (a) e cátodo comum (b).



Fig. 28 – Caracterização de leds tipo anodo comum (a) e catodo comum (b)

Montado da forma como é mostrado abaixo, permite “desenhar” o algarismo

que se quer visualizar mediante o acendimento de alguns LED’s. Os demais permanecem apagados para uma melhor nitidez do “desenho”.

Fig. 29 – Identificação de Display de sete seguimentos

Deve-se observar que existe a necessidade da associação de resistores em

série com os led’s a fim de limitar a corrente que deverá fluir através dos mesmos. Entretanto, alguns decodificadores BCD - 7 segmentos já possuem internamente estes resistores, não necessitando a conexão externa dos mesmos.

Para acender, normalmente o display necessita de uma corrente entre 10 e

20 mA, o que provoca uma queda de tensão da ordem de 1,2 V. Desta forma, trabalhando-se com 5 Volts de alimentação, é comum utilizarmos um resistor de 330 ΩΩΩΩ para cada segmento visando atingir estes valores.

Há alguns tipos de decodificadores BCD - 7 segmentos correspondendo

aos tipos de display’s existentes (leds e cristal líquido). Cada decodificador possui quatro pinos de entrada (entrada BCD) e 7 pinos de saída representando cada um dos 7 segmentos.

Tipos de decodificadores comercializados para este fim são mostrados nas figuras a seguir: um dos tipos o CI 7446 é do tipo anodo comum. Os circuitos lógicos internos do CI 7446 convertem a entrada BCD para a saída necessária. Por exemplo, se a entrada BCD é 0111, a lógica interna do CI 7446 irá forçar os “led’s” “a”, “b” e “c” a conduzirem já que os transistores correspondentes entraram em saturação. Como resultado o dígito “7” aparecerá no indicador de sete segmentos.



Projeto de um decodificador BCD para display de 7 segmentos

Para a elaboração do projeto de um decodificador, basta montar a tabela da verdade, simplificar as expressões de saída e implementar o circuito.

Dec. Dígito A B C D a b c d e f g

0

0 0 0 0 1 1 1 1 1 1 0

1

0 0 0 1 0 1 1 0 0 0 0

2

0 0 1 0 1 1 0 1 1 0 1

3

0 0 1 1 1 1 1 1 0 0 1

4 0 1 0 0 0 1 1 0 0 1 1

5

0 1 0 1 1 0 1 1 0 1 1

6

0 1 1 0 1 0 1 1 1 1 1

7

0 1 1 1 1 1 1 0 0 0 0

8

1 0 0 0 1 1 1 1 1 1 1

9

1 0 0 1 1 1 1 1 0 1 1

10 1 0 1 0 X X X X X X X

11 1 0 1 1 X X X X X X X

12 1 1 0 0 X X X X X X X

13 1 1 0 1 X X X X X X X

14 1 1 1 0 X X X X X X X

15 1 1 1 1 X X X X X X X

Expressões e simplificações: Seguimentto a - Expressão: - Simplificação pelo método do mapa de Karnaugh:



/C C 1 1 1 /B /A 1 1 1

B A

1 1 /B /D D /D

Expressão simplificada Seguimento b Expressão: - Simplificação pelo método do mapa de Karnaugh:

/C C 1 1 1 1 /B /A 1 1

B A

1 1 /B /D D /D

Expressão simplificada

Seguimento c - Expressão: - Simplificação pelo método do mapa de Karnaugh:

/C C 1 1 1 /B /A 1 1 1 1

B A

1 1 /B /D D /D

Expressão simplificada Seguimento d - Expressão:

- Simplificação pelo método do mapa de Karnaugh: /C C

1 1 1 /B /A 1 1 B



A

1 1 /B /D D /D

Expressão simplificada Seguimento e - Expressão:

- Simplificação pelo método do mapa de Karnaugh: /C C

1 1 /B /A 1

B A

1 /B /D D /D

Expressão simplificada Seguimento f - Expressão:

- Simplificação pelo método do mapa de Karnaugh:

/C C 1 /B /A 1 1 1

B A

1 1 /B /D D /D

Expressão simplificada Seguimento g - Expressão:

- Simplificação pelo método do mapa de Karnaugh:

/C C 1 1 /B /A 1 1 1

B A

1 1 /B /D D /D



Expressão simplificada Circuito Lógico Geral Simplificado:

Fig. 30 – Circuito lógico para Display de sete seguimentos

5.1.2.1.3 – Decodificadores Especiais

Existem alguns tipos de circuito integrado que realizam funções lógicas muito usuais e que representam uma ligeira variante aos decodificadores mencionados anteriormente, tais decodificadores especiais são:

- 7445: Decodificador/driver de BCD - decimal (decodificador de 4:10 com capacidade de alta corrente (80 mA por saída). Saídas ativas em nível baixo;

- 7446, 7447: Decodificadores /driver de BCD - 7 segmentos com saídas de coletor aberto. Estes circuitos trabalham com tensão mais alta na saída (15 volts para o 7447 e 30 volts para o 7446).

- 7449: Decodificador/driver de BCD - 7 segmentos com saídas ativas em nível alto (compatível com sistema de cátodo comum).



Fig. 30 – Circuito Integrado 7447 – Decodificador de 7 seguimentos

As entradas e saídas especiais do CI 7447 funciona como segue: - LT (Lamp Test).- Quando este sinal se ativa (em nível baixo) todas as

saídas de segmento se ativam. Isto serve para testar o estado dos leds. - BI/RBO (Right Blank Input/Output) - saída de coletor aberto que funciona

em conjunto com a entrada RBI. Possibilita o travamento de preenchimento de zeros a esquerda, conforme exemplo na figura a seguir;

- RBI (Right Blank Input).- Quando esta entrada está ativa (nível baixo) e o dado BCD de entrada está em zero (DCBA = 0000), apaga todos os segmentos ativos e ativa RBO (nível baixo).

Fig. 30 – Circuito para decodificador de 7 seguimentos com possibilidade de ocupação por dezenas

5.1.2.2 – Codificadores

Codificador é o circuito com lógica inversa a do decodificador, ou seja, é um circuito que possui 2n entradas, com apenas uma delas ativa a cada instante de tempo e as demais iguais a zero, e produz um código de n bits na saída. A seguir é apresentado um exemplo ilustrativo de um codificador 4 para 2 (4X2).

I3 I2 I1 I0 A B I1’ I1 0 0 0 0 X X X X X X I2’ 0 0 0 1 0 0

I3’ 1 X X X

0 0 1 0 0 1 I3 X X X X I2



0 0 1 1 X X 1 X X X I2’ 0 1 0 0 1 0 I0’ I0 I0’ 0 1 0 1 X X 0 1 1 0 X X A = I2 + I3 0 1 1 1 X X 1 0 0 0 1 1 I1’ I1 1 0 0 1 X X X X X 1 I2’ 1 0 1 0 X X

I3’ X X X X

1 0 1 1 X X X X X X I2

1 1 0 0 X X

I3 1 X X X I2’

1 1 0 1 X X I0’ I0 I0’ 1 1 1 0 X X 1 1 1 1 X X B = I1 + I3

5.1.2.2.1 – Codificador Decimal/Binário

A entrada do código decimal é feita através de um conjunto de chaves numeradas de 0 a 9 e a saída por 4 fios, para fornecer um código binário de 4 bits, correspondente à chave acionada. Nota: A chave fechada equivale a nível lógico 0, para evitar o problema prático, principalmente da família TTL, do terminal aberto seja equivalente a nível lógico 1. Circuito Lógico para acionamento decimal BCD:

Fig. 31 - Circuito lógico para codificador Decimal/Binário

5.1.2.2.2 – Codificação em teclados

Os teclados numéricos e alfanuméricos são dispositivos extremamente úteis para a introdução de dados num sistema digital. As teclas de um teclado normalmente acionam interruptores que existem nos contatos normalmente abertos, e que se fecham quando a tecla é pressionada.



Codificar um teclado significa direcionar um código binário a cada uma dessas teclas que compõe o teclado. Bem como, decodificá-lo significa determinar qual das teclas foi pressionada de acordo com o código que a representa. A codificação de teclados pode ser feita usando multiplexadores e demultiplexadores.

Como exemplo. A seguir, se ilustra um esquema para codificar 64 teclas ordenadas numa matriz de 8x8, usando um CI 74155 (como decodificador de 3:8) e um multiplexador CI 74152. Neste exemplo um nível ALTO na saída do 74152 indica que uma tecla foi pressionada e a combinação das 3 entradas de seleção do 74152 com as do 74155 determinam qual foi a tecla pressionada.

Fig. 31 - Circuito lógico para codificação de teclados

Na figura, anterior, cada tecla representada por um pequeno círculo corresponde a um switch em cada uma das 64 intersecções das 8 saídas do 74155 com as 8 entradas do 74152.

A figura representa como a tecla pressionada na intersecção da saída 1Y1 com a entrada D6, de maneira que quando as linhas de seleção do 74152 tenham um decimal 6 (CBA=110) e as linhas de seleção do 74155 tenham um 1 (CBA=001) se ativará a saída do 74152, indicando que há uma tecla pressionada nessa intersecção. O código da tecla pode se formar a partir destas seis entradas de seleção. Exercícios: a. Elabore um circuito lógico que permita encher automaticamente um filtro de água de dois recipientes e vela, conforme ilustra a figura. O controle de volume será efetuado por dois sensores A e B, colocados nos recipientes a e b



respectivamente. Saída do circuito lógico igual a 1 liga a eletro-válvula e a água enche os recipientes. A passagem de água estará bloqueada quando ocorrer nível 0. Convenção: recipiente vazio, sensor correspondente em nível 0.

Recipiente cheio, sensor correspondente em nível 1.

Resposta: b. Projetar um conjunto de semáforos para o entroncamento das ruas A, B e C.

Os semáforos devem realizar as seguintes funções:

a) Quando o semáforo 1 abrir para a rua A, automaticamente os semáforos 2 e 3 devem fechar, para possibilitar ao motorista ambas as conversões. b) Analogamente, quando o semáforo 2 abrir, devem fechar os semáforos 1 e 3. c) Pelo mesmo motivo, quando o semáforo 3 abrir, devem fechar 1 e 2.

Prioridades: a) O motorista que está na rua A tem prioridade sobre o que está na rua B. b) O motorista que está na rua B tem prioridade sobre o que está na rua C. c) O motorista que está na rua C tem prioridade sobre o que está na rua A. d) Quando houver carros nas três ruas, a rua A é preferencial. e) Quando não houver nenhum carro nas ruas, deve-se abrir o sinal para a rua A.



Obter as expressões e o circuito lógico de controle dos sinais verde e vermelho dos semáforos 1, 2 e 3. Indicar qual o número de sensores e em quais ruas eles devem ser posicionados. Resposta: c. Desenhe um circuito para, em um conjunto de três chaves, detectar um número ímpar destas ligadas. Convencionar que chave fechada equivale a nível 0. Resposta: d. Projete um circuito lógico para abastecer três tanques de glicose (T1, T2 e T3), em pavimentos distintos, através do controle de duas bombas, conforme esquematizado na figura. O abastecimento principal é feito por caminhão-tanque que fornece o produto diretamente ao T1 disposto no piso térreo. Desenvolva o projeto supondo que o nível máximo de T1 seja controlado pelo caminhão. Coloque os sensores nas caixas, convencione as variáveis e desenhe o circuito final.

Resposta: e. Analise e faça a interpretação prática das expressões obtidas no exercício anterior. Resposta: f. Elabore um circuito lógico para encher ou esvaziar um tanque industrial por meio de duas eletro-válvulas, sendo um para a entrada do líquido e outra para o escoamento de saída. O circuito lógico, através da informação de sensores convenientemente dispostos no tanque e de um comando elétrico com dois botões interruptores, sendo cada um de duas posições, deve atuar nas eletro-válvulas para encher o tanque até a metade (botão de baixo ativado), encher totalmente (ambos ativados ou apenas o de cima) ou, ainda, esvaziá-lo totalmente (botões desativados). Resposta:



g. Analise e faça a interpretação prática das expressões obtidas no exercício anterior. Resposta: 5.1.3 – Multiplexador (Seletor)

Um multiplexador (também conhecido como seletor de dados) é um circuito combinacional usado para selecionar uma dentre um conjunto de m fontes de informação disponíveis. Um multiplexador que possui n entradas para realizar a seleção é capaz de selecionar uma dentre 2n entradas. Logo, m deve ser menor ou igual a 2 n. Assim pode-se definir um Multiplexador como sendo um circuito lógico que aceita diversas entradas de dados e permite que somente uma delas atinja a saída por vez.

A rota da entrada de dados desejada para a saída é controlada pelas entradas de seleção, algumas vezes denominadas entradas de endereço.

Fig. 32 – Representação do funcionamento do multiplexador

5.1.3.1 – Caracterização dos tipos de Multiplexadores

Os Multiplex são identificados comercialmente através do número de BITs de entrada, sendo esses resultados do nível exponencial de dois (2n). Então pode-se classifcá-lo em MUX de 2n entradas e uma saída. - Multiplexador de duas entradas de 1 bit:

seleção Saída

S Y

0 A0 1 A1

Fig. 33 – implementação do multiplexador de duas entradas - Multiplexador de quatro entradas de 1 bit:



Dado o conjunto de entradas A0, A1, A2 e A3, e as variáveis de seleção S0 e S1, a tabela verdade para um seletor 4:1 será:

Variáveis de

seleção Saída Endereço

S1 S0 Y

0 0 0 A0

1 0 1 A1

2 1 0 A2

3 1 1 A3

Pela tabela verdade acima percebe-se que a saída Y pode ser implementada por um circuito em soma de produtos, onde em cada produto estarão presentes as variáveis S0 e S1 e uma dentre as variáveis de entrada A0, A1, A2 e A3:

Fig. 34 – implementação do multiplexador de quatro entradas de 1 bit

Em seguida é demonstrado através das figuras um multiplexador de oito entradas 8:1.



Fig. 34 – Representação comercial de um Multiplexador (8:1) – CI 74151

Alguns outros CI’s e funções de multiplexação:

- 74157: Quatro mux de 2:1; - 74158: Quatro mux de 2 a 1 com saídas invertidas; - 74153: Dois mux de 4:1; - 74151: Um mux de 8:1 (saída invertida e sem inverter); - 74152: Um mux de 8:1 (saída invertida) - 74150: Um mux de 16:1.

5.1.4 – Demultiplexador (DEMUX) É definido como o dispositivo que executa a operação inversa do MUX, isto é, toma uma única entrada e a distribui para uma das diversas saídas.

Fig. 35 – implementação do demultiplexador de quatro saídas de 1 bit



S0 S1 Y0 Y1 Y2 Y3 0 0 1 0 0 0

0 1 0 1 0 0

1 0 0 0 1 0

1 1 0 0 0 1

A disposição dos projetistas tem-se o decodificador/demultiplexador, CI 74155, comercializado para desenvolvimento, conforme figura abaixo.

Fig. 35 – Representação comercial de um Multiplexador de 1 byte (1:4) – CI 74155

Dados Enable “a” OutPut “a” Enable “b” OutPut “b”

A0 A1 Ea /Ea /O0 /O1 /O2 /O3 /Eb /Eb /O0 /O1 /O2 /O3

X X 0 X 1 1 1 1 1 X 1 1 1 1

X X X 1 1 1 1 1 X 1 1 1 1 1

0 0 1 0 0 1 1 1 0 0 0 1 1 1



1 0 1 0 1 0 1 1 0 0 1 0 1 1

0 1 1 0 1 1 0 1 0 0 1 1 0 1

1 1 1 0 1 1 1 0 0 0 1 1 1 0

Alguns outros CI’s e funções de Demultiplexação:

74138: Demux/decodificador de 3:8; 74139: Demux/decodificador de 2:4, doble; 74141: Decodificador/driver BCD – decimal; 74154: Demux/Decodificador de 4:16; 74159: Demux/decodificador de 4:16 com saídas de coletor aberto; 74155: Demux/decodificador doble de 2:4; 74156: igual al 74155, mas com saídas de coletor aberto

5.1.5 – Circuitos Somadores e Comparadores 5.1.5.1 – Circuitos Somadores de “n” bits Um circuito somador é um circuito que produz a soma de dois números que lhe são fornecidos num determinado código binário. São vários os tipos de circuitos somadores em função do número de bits e do tipo de código binário utilizado nas parcelas e na respectiva soma. Com base nos somadores completos, é possível construir um circuito somador de “n” bits, colocando-os em cascata (“ripple adder”), tal como se representa na figura.

Fig. 35 – Circuito somador de n bits

Alguns somadores binários em circuitos integrados da família TTL são os seguintes:

- 7480 Sumador Completo de 1 bit. - 7482 Sumador Completo de 2 bits. - 7483 Sumador Completo de 4 bits. - 74283 igual ao 7483, porém com filosofia de carries diferentes. Na figura a seguir mostra-se o circuito e diagrama funcional do CI 74LS83 (somador binário de 4 bits)



Fig. 35 – Somador/subtrator binário, comercial, de 4 bits CI 7483 5.1.5.2 – Circuitos Comparadores

Um circuito comparador permite determinar se dois números binários são iguais, e não o sendo, qual deles é o maior.

Fig. 35 – Comparador binário de 2 bits

O desempenho desta funcionalidade pode ser melhor visto na figura do diagrama a seguir:

Fig. 35 – circuito lógico do comparador binário de 2 bits



Comercialmente um exemplo de comparadores é o CI 7485. Trata-se de um CI comparador binário de 4 bits.

Fig. 35 – Comparador binário, comercial, de 4 bits – CI 7485

Comparação de entradas Cascateamento Entradas Saídas

A3,B3 A2,B2 A1,B1 A0,B0 IA > IB IA < IB IA = IB OA>OB OA<OB OA=OB A3>B3 X X X X X X 1 0 0 A3<B3 X X X X X X 0 1 0 A3=B3 A2>B2 X X X X X 1 0 0 A3=B3 A2<B2 X X X X X 0 1 0 A3=B3 A2=B2 A1>B1 X X X X 1 0 0 A3=B3 A2=B2 A1<B1 X X X X 0 1 0 A3=B3 A2=B2 A1=B1 A0>B0 X X X 1 0 0 A3=B3 A2=B2 A1=B1 A0<B0 X X X 0 1 0 A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 1 0 0 A3=B3 A2=B2 A1=B1 A0=B0 0 1 0 0 1 0 A3=B3 A2=B2 A1=B1 A0=B0 X X 1 0 0 1 A3=B3 A2=B2 A1=B1 A0=B0 1 1 0 0 0 0 A3=B3 A2=B2 A1=B1 A0=B0 0 0 0 1 1 0

5.1.6 – Método de Paridade

Quando uma informação é transmitida de um dispositivo (transmissor) para outro (receptor), há a possibilidade de ocorrência de erros quando o receptor não recebe uma informação idêntica àquela que foi enviada pelo transmissor. A principal causa de um erro é o “ruído elétrico”, que consiste em flutuações espúrias na tensão ou corrente que estão presentes em praticamente todos os sistemas eletrônicos. Por isso, muitos sistemas digitais utilizam algum método de detecção de erros.

Uma das técnicas mais simples para detecção de erros é o “Método de Paridade”. Um bit de paridade consiste em um bit extra anexado ao conjunto de bits a ser transferido. O bit de paridade pode ser 0 ou 1, dependendo do número de 1s contido no conjunto de bits. Dois métodos diferentes são usados.

No método que usa “paridade par”, o valor do bit de paridade é determinado para que o número total de 1s no conjunto de bits (incluindo o bit de paridade) seja



um número par. Por exemplo, suponha que o conjunto de bits seja 1000011. Esse conjunto de bits tem três 1s; portanto, anexamos um bit de paridade par igual a 1 para tornar par o número total de 1s. O novo conjunto de bits, incluindo o bit de paridade, passa a ser: 11000011. Se o grupo de bits já contiver um número par de 1s, o bit de paridade terá valor 0.

O método de “paridade ímpar” é usado da mesma maneira, exceto que o bit de paridade é determinado para que o número total de 1s, incluindo o bit de paridade, seja ímpar.

O bit de paridade é gerado para detectar erros de apenas um bit que ocorram durante a transmissão. Por exemplo, suponha que o conjunto de bits 1000001 seja transmitido com paridade ímpar. O código transmitido seria: 11000001. O receptor verifica se a informação transmitida contém um número ímpar de 1s (incluindo o bit de paridade). Em caso afirmativo, o receptor considera que o código foi recebido corretamente. Agora, suponha que, devido a algum ruído, seja recebido o seguinte código: 11000000. O receptor identificará que o código tem um número par de 1s. Isso significa que há algum erro no código, devendo ser descartado.

É evidente que o método de paridade não funcionará se ocorrer erro em dois bits, porque dois bits errados não geram alteração na paridade do código. Na prática, o método de paridade é usado em situações em que a probabilidade de erro de um único bit é baixa e a probabilidade de erro em dois bits seja zero.

O circuito mostrado na figura seguinte é usado para “geração de paridade” e “verificação de paridade”. Esse exemplo usa quatro bits de dados fazendo uso da paridade par. Esse circuito pode ser facilmente adaptado para usar paridade ímpar e um número qualquer de bits. Os dados a serem transmitidos são aplicados ao circuito gerador de paridade que produz um bit de paridade par em sua saída, totalizando cinco bits para transmissão. Esses cinco bits entram no circuito verificador de paridade do receptor, o qual gera uma saída de erro (E), que indica se ocorreu ou não um erro em um único bit. Perceba que o circuito emprega portas OR-Exclusive, pois ela opera de tal forma que gera NL1 se o número de 1s nas entradas for ímpar e gera uma saída NL0 se o número de 1s nas entradas for par.



Fig. 36 – Circuito implementação de bit de paridade par

Fig. 37 – Circuito implementação de bit de paridade impar

Fig. 38 – Circuito implementação de bit de erro de paridade par

Exercícios: a. Determine o bit de paridade dos números binários a seguir: a.1 - 100101 a.2 - 01011011 a.3 - 1110111



b. Projete um circuito gerador de paridade par para números binários de 8 bits. c. Projete um circuito para conectar fisicamente 4 microcomputadores numa única impressora gerenciada por um servidor de impressão, através de teclado. Resposta: 5.2 – Circuitos Lógicos Seqüenciais

A grande maioria das aplicações dos sistemas digitais requer a capacidade de memória, isto é, a capacidade de armazenar informação digital binária. Por exemplo, um simples sistema de controle digital para a abertura de uma porta tem necessidade de armazenar o código binário das teclas sucessivamente digitadas num teclado. De fato, a aplicabilidade dos sistemas digitais seqüenciais tem suas funcionalidades de complementação de circuitos combinacionais. 5.2.1 – Características dos circuitos seqüenciais – As saídas dependem, não só do estado atual das entradas, mas também da seqüência de estados aplicada nas entradas; – São constituídos, para além de outros elementos combinacionais, por células de memória que armazenam o estado presente do sistema que define, em conjunto com as entradas, o comportamento futuro das saídas e do próprio estado do sistema. – Exemplos: Latches, “flip-flops”, máquinas de estado, contadores, registradores de dados, registradores de deslocamento, etc. Estrutura geral de um circuito seqüencial

Fig. 39 – Representação de um circuito lógico seqüencial qualquer

5.2.2 – Classificação dos circuitos seqüenciais Os circuitos seqüenciais são classificados em duas formas de implementação, os assíncronos e os síncronos.



Nos circuitos seqüenciais assíncronos a memória (que determina o estado presente de um circuito) é constituída por um conjunto de células de memória assíncronas, isto é, que reagem a qualquer alteração que se verifique nas entradas. Muda o estado do sistema alguns instantes de tempo depois da alteração da entrada (atraso) de forma contínua no tempo.

Já nos circuitos seqüenciais síncronos a memória é constituída por um conjunto de células de memória síncronas, isto é, que reagem de forma sincronizado com um sinal de entrada especial, designado por sinal de relógio (“Clock” - CLK), que determina o instante em que se verifica alteração de estado num sistema. Controla quando é possível que as alterações no valor de entrada se reflitam no estado. 5.2.3 – Pulsadores de sinal de tensão

Pulsadores de sinal de tensão também chamados de geradores de clock (relógio em inglês) são dispositivos responsáveis pela variação dos níveis de tensão aplicadas a determinado circuito, ou seja, um circuito pode estar sendo submetido a pulsação entre o nível lógico alto e o baixo (ausência ou presença de tensão) a uma variação de n vezes num determinado período de tempo. Este sinal, é via de regra, um trem de pulsos retangular ou uma onda quadrada. Geralmente estes dispositivos são encontrados em um composto oscilador a cristal de quartzo (óxido de silício), com propriedades piezo-elétrico (encontram-se em equilíbrio interior). Tem a funcionalidade de vibrar sob a aplicação de uma tensão constantemente, possibilitando a pulsação em sua saída, variando entre valores nulos e réplica, atenuada, da entrada alta. Quando submetidos a compressão, através da aplicação de tensão, processam a transformação de energia elétrica X mecânica e mecânica X elétrica (ou vice-versa), resultando em cargas elétricas polarizadas localizadas. O sinal de Clock é um sinal periódico, cíclico, e o ritmo de número de ciclos por segundo chama-se Freqüência e mede-se em Hertz.

Fig. 40 – Representação de um circuito lógico seqüencial qualquer

Características do sinal de relógio

Define o instante em que se verifica a alteração de estado num circuito seqüencial síncrono.

Período: Intervalo de tempo entre duas transições no mesmo sentido. Freqüência: inverso do período. “duty cycle”: percentagem de tempo, relativamente ao período, em que o

sinal de relógio está ativo.



Nível de ativação: - Ativo ao nível alto - as células de memória reagem à borda de subida, ou seja, quando se dá a transição do estado baixo para o estado alto. - Ativo ao nível baixo - as células de memória reagem à borda de descida, ou seja, quando se dá a transição do estado alto para o estado baixo.

Fig. 41 – Representação e caracterização de sinal de clock

Analisando a fig. 29 pode-se observar que o tempo de manutenção do pulso de freqüência (nível alto ou baixo) tem sua variação observada pela variável “Duty Cycle”, onde obtem-se o valor percentual relacionado ao período completo, ou seja, quantos por cento do valor total do período o pulso é mantido. 5.2.3.1 – Detector de transição de pulso de clock É possível em casos diferentes a largura do pulso alto (1) tempo de temporização e duração diferenciados. Portanto a padronização de sinal de clock torna-se importante para convenções de sinais de pulso. Desta forma, independente do período (T) teremos, sempre, um pulso de curta duração padronizado, produzido pelo Detector de Transição de pulso, conforme mostrado na figura 30.

Fig. 42 – Detector de transição na borda de subida



5.2.3.2 – Tempos de Preparação (Setup) e de Manutenção (Hold) Uma rampa de transição é desenvolvida na subida e descida, até atingir a estabilidade, de níveis de controle e do pulso de clock. O tempo de retardo entre essas rampas na subida é denominado Setup e na descida de Hold (fig. 31). O tempo de Preparação (Setup) é o intervalo de tempo que precede imediatamente uma transição ativa do sinal de clock, durante o qual cada entrada de controle deve permanecer em um nível estável. Dependendo do equipamento sob aplicação este tempo pode variar em alguns nanosegundos (5 à 50 ns). O tempo de Manutenção (Hold) é o intervalo de tempo que se segue imediatamente após uma transição de disparo do sinal de clock, durante o qual as entradas de controle síncronas devem ser mantidas em um nível estável. Dependendo do equipamento sob aplicação este tempo pode variar em alguns nanosegundos (0 à 10 ns).

Fig. 43 – Tempo de retardo do pulso de clock

5.2.3 – Dispositivo de memória digital binária

Um dispositivo de memória digital binária, também designado por célula de memória, deve permitir:

- a operação de escrita, ou seja, armazenar o valor lógico 0 ou 1 (bit); - a operação de leitura do valor previamente armazenado, mantendo inalterado esse valor até que uma nova operação de escrita ocorra.

Construção de dispositivos de memória:

♦ Utilização de mecanismos de armazenamento analógico.

Fig. 44 – estrutura de mecanismo de armazenamento



Quando se pretende armazenar um valor lógico, o comutador de entrada é fechado durante o tempo necessário para carregar o condensador à tensão aplicada na entrada (escrita do valor lógico 0 ou 1). O buffer, existente na saída, permite que, quando ativo (operação de leitura), a saída reproduza a tensão do condensador sem lhe retirar ou acrescentar carga (isolamento elétrico). Este é o modo de operação ideal. No entanto, devido a percursos de fuga, o condensador tende a perder carga, sendo, por isso, necessária a atualização periódica da tensão no condensador. Os dispositivos de memória baseados nesta tecnologia têm um circuito interno temporizado responsável pelo “refresh”, isto é, restabelece a tensão do condensador para os níveis admissíveis na representação dos valores lógicos armazenados. Devido à complexidade destes circuitos, este tipo de tecnologia é preferencialmente utilizado em sistemas de elevada capacidade de armazenamento, tipicamente, a memória principal dos sistemas computacionais.

♦ Utilização de portas lógicas (circuitos combinacionais) com realimentação de sinais das saídas para as entradas.

Descrição funcional

Supondo que o estado inicial da saída é 0, enquanto a entrada se mantiver a 0, a saída não sofre alteração de estado. A partir do instante em que a entrada passa ao estado 1, a saída transita para o estado 1, mantendo este estado indefinidamente. Este circuito apresenta capacidade de memória, pois memoriza a ocorrência do primeiro 1 que seja colocado na entrada.

Diagrama temporal

Entrada

Saída

O “defeito” do circuito anterior é que, uma vez assumido o nível H (alto ou 1) na linha de saída, este não se altera mais. Assim, como elemento de memória este circuito é pouco interessante, uma vez que só podemos registrar nele um tipo de informação (forçar o nível H na linha de saída). Seria mais útil dispormos de uma memória elementar mais completa, ainda capaz de armazenar 1 bit de informação, mas em que conseguíssemos controlar indistintamente os dois níveis L e H na saída (isto é, forçar a linha de saída em 1 ou 0, conforme desejado).



O circuito anterior pode ser alterado de modo a permitir colocar a saída no estado 0. A entrada adicional RESET, quando ativa, permite colocar a saída no estado 0.

Fig. 45 – circuito simplificado de memória elementar

Diagrama temporal

Entrada (S)

Reset (R)

Saída (Q) Este circuito implementa a função básica de uma célula de

memória, pois por um lado, é possível “ler” a saída sem alterar o seu valor e, por outro, permite a operação de escrita de um dos valores lógicos 0 ou 1.

5.2.4 – Interconexão entre blocos através de barramentos

O projeto de um sistema digital é em geral desenvolvido com uma metodologia hierárquica. Cada parte do circuito é projetada como um bloco ou uma caixa preta, e posteriormente estes blocos são interligados para formar o circuito final.

Um barramento ou bus é uma rede de interconexão que permite conectar vários objetos de uma maneira bem simples. A idéia é simples, basta traçar uma linha e conectar todos os objetos a esta linha.

Podemos gerar uma interconexão baseada em barramento para circuito Somador/And. Para visualizar a saída, ambos os circuitos são conectados a um barramento que é conectado ao display.

Entretanto, não podemos conectar duas saídas (do somador e do and) diretamente no barramento, pois geraria um curto circuito. Para solicitar este problema, podemos utilizar um buffer tri-state que funciona como é uma chave que pode estar conectada ou não. 5.2.4.1 – Portas Three-States Buffers

As portas lógicas standard operam apenas com 2 valores lógicos: 0 e 1. As portas tri-state podem gerar na saída, além do 0 e do 1, um terceiro valor, alta-impedância, habitualmente referido como Z.



Quando a saída está no estado de alta-impedância é como se a porta estivesse desligada do circuito.

Além das entradas convencionais, a porta tri-state tem 1 entrada adicional, designada por Enable. Quando o enable está ativado, a porta funciona normalmente. Quando o enable está desativado, a saída da porta é “desligada” do circuito.

Fig. 45 – Interconexão por portas Three_State

O buffer é chamado tri-state (três estados) porque a saída Out terá três

estados: 0, 1 ou desconectada. A saída Out será igual a entrada I se o sinal Enable é igual a 1, ou seja, conectado O=I. Caso contrário, se Enable=0, a saída está desconectada 5.2.4.1.1 – Características dos buffers/drivers Possuem maior corrente de saída: IOL e IOH – permite acionar grandes cargas Possuem tensão de saída de 15 a 30 volts – realizam interface com componentes discretos Tipos:

5.2.4.1.1 – Exemplos de aplicações de buffers Tri-States a. Por exemplo, vamos considerar o projeto de uma calculadora. Primeiro podemos identificar uma parte para a entrada de dados (teclado), a saída de dados (display) e a parte de processamento que realiza as operações. Suponha uma calculadora que implementa a soma, subtração, operações lógicas and,or e xor. Podemos projetar cada bloco: entrada, saída, processamento ou unidade funcionais. Por sua vez, o bloco de processamento é subdividido em operações aritméticas e lógicas. Existem vários circuitos básicos que são usados para interligar os blocos, como por exemplo: multiplexadores e buffers tri-states (usado para os barramentos). Para comandar o circuito, ou seja, dizer qual bloco está conectado em qual bloco em um determinado instante de tempo, são



necessários sinais especiais que são denominados sinais de controle. Além disso, para facilitar a tarefa de controle, outros circuitos básicos serão introduzidos: decodificadores e codificadores. Estes circuitos são responsáveis pela codificação e decodificação dos comandos necessários para o controle. Eles também são utilizados nos blocos de entrada e saída dos circuitos (interface do circuito). b. 8 fontes compartilham 1 linha SDATA:

•sinal ativo é selecionado por SSRCi; •decodificador ativa uma única fonte.

5.2.5 – Diagrama de transição de estados É considerado um dos métodos que representa muito bem a funcionalidade de circuitos seqüenciais. Basicamente é composto por variáveis que tomam seus valores por estados possíveis no sistema, ou seja, são considerados os estados atuais, anteriores e posteriores, e também as entradas exteriores de dados ou controle, conforme demonstra a figura 32.

Fig. 46 – Representação de diagrama de transição de estados



Os estados, compreendidos pelos círculos e letras (A, B, C e D) são definidos por combinações de valores lógicos no sistema. A letra X representa a variável de estado e são atualizadas pelo sinal de clock. A visão da representação deste diagrama caracteriza o comportamento de variáveis externas interagindo com os estados de um sistema. Desta forma na análise do diagrama acima tem-se que quando o circuito está no estado A e acontece uma entrada, X = 0, na próxima transição do pulso de clock o estado permanecerá em A. Se a entrada exterior X = 1 então o sistema mudará para o estado B. O comportamento do sistema será similar para todos os estados possíveis, e o comportamento dos estados serão melhor representado por: A = estado “00”, transição de A A = 0, de A B = 1; B = estado “01”, transição de B B = 1, de B C = 0; C = estado “10”, transição de C A = 0, de C D = 1; e D = estado “11”, transição de D B = 1, de D A = 0. 5.2.6 – Circuitos seqüenciais Flip-Flops (FF) assíncronos (ou Latches)

Um Latch (FF assíncrono) pode ser definido como um dispositivo que armazena 1 bit de informação e que pode ser mantido indefinidamente em qualquer um de dois estados, comutando (mudando) de um para o outro por ativação de determinadas entradas.

Uma análise rudimentar do circuito a seguir (fig. 35) revela que tem um comportamento exatamente igual ao da figura 34 com a vantagem de necessitar apenas de duas portas lógicas do mesmo tipo.

Fig. 47 – circuito que implementa um latch

5.2.6.1 – Latch SR com portas NOR Uma forma mais usual de se representar o latch do tipo SR é a da figura 35.

A saída /Q é, normalmente, a negação da saída Q exceto na situação particular em que as variáveis de entrada S e R estão simultaneamente ativas. Nessa situação teremos Q = /Q = 0.

Os níveis de tensão na saída Q definem os estados do latch. Dizemos, assim, e de forma simplificada, que o latch se encontra, num determinado momento, no estado Q = 1 ou no estado Q = 0.

Desta forma, a ativação da entrada S leva o latch para o estado Q = 1, e a ativação da entrada R leva o latch para o estado Q = 0.



Fig. 48 – circuito que implementa de um latch SR com portas lógicas NOR e NAND

S R Q S R Q 0 0 Q(n-1) 0 0 Inválido

0 1 0 (clear) 0 1 0 (clear)

1 0 1 (Set) 1 0 1 (Set)

1 1 Inválido 1 1 Q(n-1)

Fig. 49 – Diagrama temporal e símbolo do latch tipo SR

5.2.6.1.1 – Modos de funcionamento de um Latch SR Dependendo do nível da saída Q e /Q um latch pode ter seu funcionamento

identificado. Modo de Manutenção: Significa o estado do latch, com S e R inativas (em 0), em que o seu estado

se mantém e, por conseguinte, tem-se Q(n+1) = Q(n); não se objetiva “Setar” tampouco “Resetar” o latch; nessas condições, as funções de saída Q e /Q mantêm o seu valor anterior;

Modo de Reset: Com R ativa mas S inativa, em que se faz o Reset da saída Q, o que

significa que se tem Q(n+1) = 0 e, por conseguinte, também se tem /Q Q(n+1) = 1;



Modo de Set: Com S ativa mas R inativa, em que se faz o Set da saída Q, o que significa

que se tem Q(n+1) = 1 e, por conseguinte, também se tem / Q(n+1) = 0; Modo Indesejado: Um modo de funcionamento com a designação de indesejado ou indefinido,

com S e R ativas, em que as saída Q e /Q são forçadas a 0 (nível baixo); neste modo de funcionamento, e apenas neste, as saídas não são complementares. Tenta-se fazer simultaneamente o “Set” e o “Reset” do latch; estas ordens são contraditórias na medida em que o circuito não pode simultaneamente ativar e desativar a função Q, e ele responde colocando em 0 as funções de saída Q e /Q.

Por isso, a procedência do sentido das designações S e R, com o significado de “Set” (ajustar valor correspondente) e “Reset” (zerar valor – limpar), respectivamente, e que se podem traduzir por ativar e desativar a função de saída Q. 5.2.6.2 – Latch com enable

De acordo com a tabela funcional de um latch S-R, as entradas em 0 não afetam as saídas. Assim sendo, é possível controlar a sensibilidade do latch através de uma entrada adicional de “enable” (EN).

Fig. 50 – Circuito e simbologia do Latch com Enable

Funcionamento básico:

O funcionamento é em tudo idêntico ao latch S-R, mas ele só é sensível a alterações nas entradas apenas enquanto a entrada de enable estiver ativa (EN=1).

Tabela funcional:

5.2.6.3 – Latch tipo D (transparent latch)

Este tipo de célula de memória assíncrona tem por base um latch S-R na saída, cujas entradas estão ligadas a uma única entrada D. Quando a entrada de



enable está ativa, a saída reflete, de forma transparente, a informação binária colocada na entrada D.

Fig. 51 – Circuito e simbologia do Latch D

Tabela funcional:

5.2.7 – Circuitos seqüenciais Flip-Flops síncronos

Estes circuitos são células binárias capazes de armazenar um bit de informação. Um circuito Flip-Flop (FF) tem duas saídas disponíveis, uma para o valor normal e uma para o valor complementar do bit armazenado neste.

Estes circuitos também são chamados de bi-estáveis, por possuírem duas saídas estáveis.

Os Latches (Flip-Flop's assíncronos) que vimos até aqui, funcionam a "nível", isto é, as suas entradas reagem a valores constantes de '0' ou '1' dependendo de uma entrada de controle assíncrona (forçada), por isso se chamam "LATCH" (alternância). Os Flip-Flop dispõem de entradas que reagem a transições de nível lógico de '0' para '1', ou de '1' para '0', tendo as variações coordenadas, agora, por um sinal síncrono de Clock (pulsador), propiciando o seqüenciamento no tempo

- Uma entrada de dados sincronizada por relógio é aquela que não provoca uma mudança instantânea (imediata) na saída; - Um relógio pode controlar um grande número de flip-flops, forçando-os a mudar de estado simultaneamente e de forma previsível. Esses dispositivos dizem-se "edge-triggered", (disparados por bordas) e

podem ser de dois tipos: 1º Positive edge-triggered:

São sensíveis a transições com bordas de subida, de '0' para '1'.

2º Negative edge-triggered: São sensíveis a transições com bordas de descida, de '1' para '0'.



Entradas Assíncronas Além das entradas síncronas, nos Flip-Flop's edge-triggered existem outras entradas chamadas assíncronas, e que têm a particularidade de atuarem imediatamente na saída, ao contrário das outras entradas cujo efeito na saída só é sentido quando ocorre a transição ativa de CLOCK.

As entradas assíncronas que normalmente existem são: Clear (CLR): Coloca imediatamente e incondicionalmente a saída em '0' Preset (PR): Coloca imediatamente e incondicionalmente a saída em '1'. Estas entradas podem ser tanto "Activ-High", como "Activ-Low”.

Fig. 52 – Circuito de representação e simbolo do Flip-Flop RS NAND com entradas assíncronas

As entradas diretas são utilizadas para estabelecer um estado

inicial para o flip-flop, ou para manter o flip-flop em um estado particular independente dos dados presentes nas entradas.

5.2.7.1 – Flip-Flop RS

Este FF é singularmente similar ao Latch SR, entretanto apresenta uma terceira entrada, denominada CLK (clock), a qual determina através de um sinal externo, o instante de atualização das saídas. Ressalta-se que o valor de S põe o FF em nível alto e R coloca-o em nível baixo.

CLK S R Q(n+1) 0 X X Q(n) 1 0 0 Q(n) 1 0 1 1 1 1 0 0 1 1 1 X



Neste circuito, quando a entrada CLK está no nível lógico “’0” as saídas Q e /Q permanecem inalteradas independentemente das variações das entradas R e S, ou seja, a entrada CLK no nível lógico “0” inibe as entradas R e S e os valores de Q e /Q apresentam seus valores anteriores aquela transição. Caso contrário, quando a entrada CLK está no nível lógico “1” as entradas R e S podem definir as saídas Q e /Q.

Fig. 53 – Circuito de representação do Flip-Flop RS NAND

Fig. 54 – Diagrama temporal do FF RS

É importante ressaltar que os tempos dos níveis “0” e “1” do pulso de clock

devem ser maiores que o tempo de atraso das portas lógicas do circuito para estabilizar as saídas, para que estas se atualizem sem problemas. 5.2.7.2 – Flip-Flop JK No FF JK as entradas J e K controlam o estado do FF do mesmo modo que no FF SR. O diferencial entre eles é a condição do modo de comutação (Toogle), ou seja, na condição de J=K=1 a cada transição de clock o FF põe sua saída Q em complemento do estado anterior. Assim, se J e K estão em nível alto o valor da saída Q muda a cada passada do pulso de clock correspondente (subida ou descida).

J K CLK Q /Q 0 0 ↑↑↑↑ Q(n) /Q(n) 0 1 ↑↑↑↑ 0 1



1 0 ↑↑↑↑ 0 1 1 1 ↑↑↑↑ /Q(n) Q(n) 1 1 ↑↑↑↑ Q(n) /Q(n)

Fig. 55 – Circuito de representação do Flip-Flop JK NAND

Fig. 56 – Diagrama temporal do FF JK

A tabela de transição do FF JK é praticamente igual a tabela do FF RS

síncrono, com exceção da situação em que J=K=”1” em que, logo que o pulso CLK muda de “0” para “1” as saídas Q e /Q se complementam, ou seja, passam de “0” e “1” para “1” e “0” respectivamente ou vice-versa. Esta complementação das saídas e a realimentação às portas lógicas de entrada provocam sucessivas complementações (oscilação) enquanto o nível de clock CLK encontra-se em “1”. Tal característica também existe no FF T. Tabela de transição:

J(t) K(t) Q(n) Q(n+1) J K CLK Q /Q 0 0 0 0 0 0 ↑↑↑↑ Q(n) /Q(n) 0 0 1 1 0 1 ↑↑↑↑ 0 1 0 1 0 0 1 0 ↑↑↑↑ 0 1 0 1 1 0 1 1 ↑↑↑↑ /Q(n) Q(n) 1 0 0 1 1 1 ↑↑↑↑ Q(n) /Q(n) 1 0 1 1 1 1 0 1 1 1 1 0



A oscilação encontrada quando J=K=”1” não é desejável pois o FF torna-se

instável (não biestável).

5.2.7.3 – Flip-Flop D

O FF D possui apenas uma entrada para aceitação ou armazenamento de uma variável. Esta entrada é assinalada com um D de "Data" (dado).

Este FF tem um funcionamento análogo ao Latch D, contudo a transparência do estado da entrada se dá quando a entrada de controle é ativada por um sinal de clock pulse. Neste caso a transição que vai provocar a transferência do valor da entrada para a saída é a transição de borda de subida, ou seja, de '0' para '1', ou seja, a transferência de dados ocorre durante a subida do sinal de pulso.

D CLK Q /Q 0 ↑↑↑↑ 0 1 1 ↑↑↑↑ 1 0 X X Q(n) /Q(n)

Fig. 57 – Diagrama temporal do FF D

Fig. 58 – Símbolo e forma construtiva do Flip-Flop D

O funcionamento baseia-se essencialmente no fato de enquanto o sinal de CLK for igual a '0', o Latch(A) será ativado e o valor da entrada D ficará



memorizado à saída desta no ponto x. Somente quando o valor do CLK passar a '1', é que o Latch(B) será ativado, deixando assim transparecer o valor da entrada para a saída, e conseguindo-se assim o efeito "edge-triggered", ou seja transparência na borda.

Outra forma de representação é demonstrada a seguir fazendo-se uso de um FF SR com porta inversora entre entradas.

Fig. 59 – Circuito de implementação do Flip-Flop D (usando FF SR)

O flip-flop tipo D é o melhor exemplo de uma memória, isto é, o dado na entrada D(t) é armazenado na saída Q(n+1).

Os Flip-Flops D são simples módulos de memória e são geralmente usados nos circuitos digitais para o armazenamento de informação e também nos registradores de deslocamento.

5.2.7.4 – Flip-Flop T A denominação “T” deve-se a “Toggle” (chavear entre dois estados), que no

flip-flop T está associado a mudança (Q(t)), sempre que a entrada T(t) estiver em 1.

T CLK Q /Q 0 ↑↑↑↑ Q(t-1) /Q (t-1) 1 ↑↑↑↑ /Q(t-1) Q(t-1) X X Q(t-1) /Q(t-1)

Tabela de função: Tabela de excitação:

T(t) Q(t+1) T Q(t) Q(t+1) 0 Q(t) 0 0 0 1 /Q (t) 0 1 1 1 0 1 1 1 0 Equação de transição

Q(t+1) = /T (t)Q(t) + T(t) /Q (t)



Observa-se na tabela de função que se T(t)=0, o próximo estado será igual ao estado anterior, ou seja, nada acontece na saída. Porém, se T(t)=1, a saída será complementada.

O FF T é representado por assumir as características do FF JK na propriedade de comutação, ou seja para entradas J=K=1 o FF comuta entre os valores de complemento da saída Q. Desse modo além de absorver características de contagem de pulsos de clock (transição na borda de subida ou descida) o FF T também funciona como divisor da freqüência do pulso da entrada pela metade (potência de 2).

Fig. 60 – Símbolo e diagrama temporal do FF T

5.2.7.5 – Flip-Flop Mestre-Escravo

Anteriormente aos FF disparados pela borda, onde ocorreu desenvolvimento de tempos de Hold mínimos, erros de temporização eram freqüentes nos FF. A solução para este problema era a implementação de FF Mestre-escravo, onde o pulso de clock de borda de subida e descida eram gerenciados por dois conjuntos de FF, um para o mestre (subida) e outro para o escravo (descida). Desta forma os FF mestre-escravo apresentavam características parecidas aos FF com transição pela borda de descida atuais, conforme mostra as figuras:

Fig. 61 – Circuito de implementação do Flip-Flop Mestre-Escravo JK

5.2.8 – Contadores e Divisores de Freqüência

São dispositivos extremamente úteis em sistemas digitais, pois permitem definir seqüências de ações (contadores) e também temporizações em circuitos



(divisores) onde haja a necessidade de obter-se variações de quantidade de pulsos de clock. 5.2.8.1 – Divisor de Freqüência

Em muitos dispositivos eletrônicos, para o controle de seqüências funcionais, são necessários geradores de freqüência que criam sinais retangulares em intervalos de tempo regulares.

Tais geradores de pulsos podem ser encontrados em calculadoras de bolso e computadores, televisores, instrumentos de medição digital, etc.

Quando é necessário uma precisão e estabilidades muito altas, os geradores de sinais são equipados com um cristal de quartzo. Assim como a freqüência do oscilador (freqüência fundamental), também são necessárias freqüências mais baixas (sub-freqüencias) em equipamentos digitais. Estas sub-freqüencias são derivadas da freqüência do gerador e são convertidas para a freqüência desejada através do chamado circuito de divisor de freqüência.

Um exemplo disso é um circuito onde ocorra a obrigatoriedade de diminuir a freqüência de pulsos de clock para demonstração de tempo real, ou seja, suponha-se que o oscilador que coordene um circuito digital tem freqüência de 1 MHz e que um display deva mostrar os pulsos a cada segundo. Para obter-se esta pretensão utiliza-se circuitos com associação de FF tipo T, conforme demonstra a figura a seguir.

Fig. 62 – Circuito de implementação de um divisor de freqüência de 3 bits

Fig. 63 – Diagrama temporal de um divisor de freqüência de 3 bits



Supondo-se que a freqüência fundamental do circuito fosse 1 kHz na saída do FF A (QA) teríamos 1.000 / 23 = 1.000 / 8 = 125 Hz. Assim com 3 FF tipo T podemos reduzir os pulsos de clock em 8 vezes e assim por diante.

Fig. 64 – Símbolo de um divisor de freqüência de n bits

5.2.8.2 – Contadores Binários

Chama-se contador a um circuito seqüencial síncrono que é descrito por um diagrama de estados que possui apenas um ciclo.

O módulo do contador coincide com o número de estados desse ciclo.

A um contador com n estados chama-se um contador módulo-m.

Os contadores digitais são facilmente construídos utilizando-se FF’s edge-

triggered tipo T. É perceptível que se aplicarmos à entrada de CLK de um FF T uma onda pulsada com uma determinada freqüência f, se a entrada T estiver ligada ao nível lógico ‘1’ (p.e. +5V), o que obtemos à saída Q é uma onda pulsada de frequência f/2. Portanto podemos estabelecer o critério de contagem num circuito digital, de forma ascendente e/ou descendente, implementando-o com uma quantidade n de FF tipo T, quantos sejam necessários para atingir o valor máximo de contagem pretendido. Portanto para obter-se um contador de até sessenta e quatro (64) pulsos (de 0 à 63) necessitaríamos de log2 x = 64, ou seja, o cascateamento de seis (6) Flip-Flop’s.

Os contadores binários percorrem uma seqüência de estados cujos códigos de estado correspondem ao código binário natural da seqüência de contagem decimal 0, 1, 2, 3, 4, 5, etc...

Observa-se que tanto os divisores de freqüência quanto os contadores

binários não dependem de entradas de controle externa, e sim, somente da alimentação do circuito de pulsos de clock.

Existem dois tipos básicos de contadores: 1 - Assíncronos: onde a entrada de Clock de cada Flip-Flop é “acionada” em função do valor das saídas dos Flipflop’s anteriores.



2 - Síncronos: onde o sinal de Clock “aciona” todos os Flip-Flop’s ao mesmo tempo. Dentro do conjunto dos contadores síncronos ainda é possível distinguir entre contadores síncronos série e contadores síncronos paralelo

5.2.8.2.1 – Contadores Assíncronos (Ripples)

São assim denominados porque as entradas de controle (clock) dos diversos FF’s que os compõem não trabalham na mesma freqüência.

Apresentam com vantagem a simplicidade na construção e a desvantagem de trabalhar em freqüência mais baixas de operação.

Os contadores binários assíncronos podem ser divididos em ascendentes e descendentes.

O contador é designado por contador de ripple porque a informação de transporte é propagada desde o LSB até ao MSB.

5.2.8.2.1.1 – Contadores Assíncronos Ascendentes Utilizado quanto tem a necessidade de seqüência crescente de contagem decimal.

Fig. 65 – Circuito de um contador assíncrono ascendente de 3 bits

- a saída A comuta de estado em cada transição negativa do sinal de relógio; - a saída B comuta de estado em cada transição negativa do sinal A; - a saída C comuta de estado em cada transição negativa do sinal B.

Fig. 66 – Diagrama temporal de um contador assíncrono ascendente de 3 bits



Máxima freqüência de operação: Na transição de 11...1 para 00...0, todos os flip-flop mudam de estado.

Assim sendo, a freqüência máxima é definida por: 1/f ≤ N.Tp ,

onde N é o número de bits do contador e Tp é o tempo de propagação de um flip-flop.

Seqüência de estados (CBA): 000, 001, 010, 011, 100, 101, 110, 111, 000.....(0, 1, 2, 3, 4, 5, 6, 7, 0, ...).

5.2.8.2.1.2 – Contadores Assíncronos Descendentes Utilizado quanto tem a necessidade de seqüência decrescente de contagem decimal.

Fig. 67 – Circuito de um contador assíncrono descendente de 3 bits

- A saída A comuta de estado em cada transição negativa do sinal de relógio; - A saída B comuta de estado em cada transição negativa do sinal A’, ou seja, em cada transição positiva do sinal A; - A saída C comuta de estado em cada transição negativa do sinal B’, ou seja, em cada transição positiva do sinal B;

Fig. 68 – Diagrama temporal de um contador assíncrono descendente de 3 bits



5.2.8.2.1.3 – Contadores Assíncronos com Décadas Os circuitos anteriores demonstram seqüências de pulsos em potência de

2. Entretanto, em muitos casos, é necessário que a contagem seja feita em seqüências de 10 pulsos (ou décadas), a base usual de numeração (decimal).

Haja vista que 10 não é potência inteira de 2, pode ser usado o artifício indicado na Figura a seguir deste tópico: uma porta NAND com a saída conectada nas entradas CLEAR dos Flip-Flop’s.

Fig. 69 – Circuito de um contador assíncrono com década

Assim, quando o valor nessas entradas for igual a 1010 (10 em binário), as

entradas CLEAR serão nulas, zerando os FF’s e reiniciando a contagem. Observar que o artifício pode ser ajustado para qualquer tamanho da seqüência, desde que menor que 2n, onde n é o número de Flip-Flop’s. 5.2.8.2.2 – Contadores Síncronos

Num contador síncrono, o sinal de relógio de todos os FF’s está ligado a um sinal CLK comum.

Deste modo, a saída de todos os FF’s muda de valor no mesmo instante, passado um atraso tTQ após a transição de CLK. 5.2.8.2.2.1 – Contadores Síncronos Série

A este tipo de contador também se chama contador síncrono de ripple porque o sinal de entrada de controle se propaga em série desde o LSB até ao MSB.



Fig. 70 – Circuito de um contador síncrono série

Se o período do relógio for demasiado reduzido, poderá não dar tempo para

que o sinal das entradas de controle se propaguem desde o LSB até ao MSB. Este problema é eliminado com a solução dos contadores síncronos

paralelos. 5.2.8.2.2.2 – Contadores Síncronos Paralelo

Neste tipo de contador as entradas de controle atuam diretamente minimizando as possibilidades de retardo, em relação ao contador série, através de portas AND diretas.

A alteração introduzida resulta no tipo de contador com estrutura mais rápida.



Fig. 71 – Circuito de um contador síncrono paralelo

5.2.8.2.3 – Exercício Desenvolva um projeto para contadores para circuitos temporizados, do tipo: - Contador de 0 a 59 Para contagem de minutos e segundos: ciclo igual a 60.

Formas de obtenção: a) um contador assíncrono ou síncrono de contagem 0 a 59. b) dois contadores assíncronos ou síncronos: um para dezena (0 a 5) e outro para unidade (0 a 9)

- Contador de 1 a 12 Para contagem de horas: ciclo de 1 a 12.

Mais usado é o contador síncrono, pois permite o início da contagem pelo estado 1.

- Contador de 0 a 23 Para contagem de horas: ciclo igual a 24.

Formas de obtenção: c) um contador assíncrono ou síncrono de contagem 0 a 23. d) dois contadores assíncronos ou síncronos: um para dezena (0 a 2) e outro para unidade (0 a 9)



5.2.9 – Armazenamento e Transferência de dados

Os Flip-Flop’s podem ser agrupados para formar circuitos isolados com uma aplicação específica e limitada, chamados de subsistemas seqüenciais. Juntos, os subsistemas formam sistemas maiores, resultando disso equipamentos eletrônicos digitais.

Três subsistemas seqüenciais fundamentais são: os registradores, os contadores e as memórias. Registrador é um subsistema seqüencial constituído basicamente por FF’s, e serve para a manipulação e armazenamento de dados (binários).

A relevância de se possuir um dado armazenado é a de poder transferi-lo para outro(s) registrador(es). Essas transferências podem ser classificadas com síncronas (clock) e assíncronas (entradas assíncronas). 5.2.9.1 – Registradores de Deslocamento (Shift-Register)

Constantemente tem-se a necessidade de transformarmos um tipo de transmissão noutro tipo, e de preferência com a possibilidade do dado a ser transmitido estar sendo memorizado, para, por exemplo, poder ser lido repetidas vezes. Surge então a necessidade de um dispositivo que converta a transmissão de dados série em paralelo e vice-versa, e, além disso, sirva de memória intermediária mesmo se a transmissão se processar somente em série, ou em paralelo.



Fig. 72 – Símbolo de um Registrador de deslocamento

Modo serial: os dados são recebidos e/ou transmitidos um bit por vez, em

uma única linha; Modo paralelo: mais de um bit que compõem os dados são recebidos e/ou

transmitidos simultaneamente, em mais de uma linha.

Fig. 73 – Circuito de um Registrador de deslocamento genérico

O funcionamento deste registrador depende da forma como são ativadas as entradas Clock, MR, PL e S, onde:

- PA, PB, PC e PD são as entradas paralelas; - QA, QB, QC e QD são as saídas paralelas, QA também é a saída serial; - Clock – entrada do pulso de clock: possibilita o deslocamento dos dados do registrador; - MR – entrada Master Reset: habilita as entradas Clear (CLR) de todos os FF’s, fazendo com que as saídas QA, QB, QC e QD fiquem resetadas (em nível lógico “0”); - PL - entrada paralela (Parallel Load): habilita as entradas paralelas transferindo-as para as saídas paralelas; - S – entrada serial: por onde os dados entram serialmente para serem armazenados no registrador.



Se habilitadas as entradas PRE (PRESET) (na figura acima, se PRE=”1”) levam a saída do respectivo FF para “1”, se desabilitadas (PRE=”0”) não mudam o valor da saída no FF. As entradas CLR (CLEAR) se habilitadas (CLR=1) levam a saída à “0”, se desabilitadas (CLR=0) não mudam o valor da saída do FF. Observar que para habilitar as entradas CLR de cada FF existe uma única entrada MR, que está invertida: para habilitar CLR de cada FF deve-se aplicar o sinal “0”, para evitar a confusão e a troca de sinais. Assim, o sinal de nível lógico “0” limpa, ou zera a saída de todos os FF’s.

Este registrador é denominado síncrono porque os pulsos de clock ativam todos os FF’s simultaneamente. Porém as entradas MR e PL são denominadas assíncronas, pois independem do pulso de clock.:

Nas diferenças entre o modo serial e o modo paralelo pode-se perceber que o modo paralelo fornece simultaneamente a entrada e/ou saída dos bits, sendo mais rápido, porém exige mais linhas de entrada e/ou saída (mais circuitos ligados ao registrador). No modo serial os bits deslocam-se em sincronia, sendo mais lento porque no intervalo de tempo em que um bit é deslocado no modo paralelo pode ser deslocado mais de um bit, mas o serial exige somente um circuito ligado à entrada e/ou saída do registrador.

Então o ideal seria um circuito que possibilitasse 4 tipos de transmissão de informação com memorização:

SISO - Serial Input, Serial Output Entrada de informação em série e saída também em série.

SIPO - Serial Input, Paralell Output Entrada de informação em série e saída de informação em paralelo.

PISO - Paralell Input, Serial Output Entrada de informação em paralelo e saída em série.

PIPO - Paralell Input, Paralell Output Entrada de informação em paralelo e saída também em paralelo.

5.2.9.1.1 – Modo SISO (Serial Input X Serial Output)

Neste modo e nos seguintes, os quais exigem entrada serial, a entrada paralela PL é desabilitada (na figura anterior PL=0) e os bits entram serialmente (um por vez) pela entrada S. A cada pulso do clock os bits passam para a saída do FF e para a entrada do próximo FF logo à direita, ou seja, deslocam-se para a direita e são transmitidos a outro circuito por QA. O primeiro bit que se deseja obter em QA é o primeiro bit que entra por J. Então, por exemplo, os bits 1101 são armazenados no registrador série-série na ordem 1101, para sair em QA na ordem em que entraram por S.

Caso se deseje, pode-se habilitar o Reset do registrador (MR=0) e desabilitá-lo em seguida (MR=1), zerando todas as saídas dos FF’s antes da entrada de novos dados.



Fig. 74 – Representação da ordenação dos bits no registrador de entrada e saída serial

Fig. 75 – Símbolo Registrador Série-Série

XA XB XC XD XE YA YB YC YD YE

1 1 0 1 0 0 0 0 0 0 Antes do pulso clock

0 1 1 0 1 0 0 0 0 0 Após primeiro pulso

0 0 1 1 0 1 0 0 0 0 Após segundo pulso

0 0 0 1 1 0 1 0 0 0 Após terceiro pulso

0 0 0 0 1 1 0 1 0 0 Após quarto pulso

0 0 0 0 0 1 1 0 1 0 Após quinto pulso

Deslocamento 5.2.9.1.2 – Modo SIPO (Serial Input X Paralell Output)

Procede-se de modo igual ao registrador série-série, com a diferença de que as saídas paralelas são obtidas diretamente das saídas QA a QD. Para isto, deve-se aguardar o último pulso de clock para que a saída do último FF do



registrador seja atualizada com o último bit do dado de entrada, para então efetuar a transmissão paralela.

Fig. 76 – Representação da ordenação dos bits no registrador de entrada serial e saída paralela

Fig. 77 – Símbolo Registrador Série-paralelo

5.2.9.1.3 – Modo PIPO (Paralell Input X Paralell Output)

O registrador é resetado pela habilitação do Master Reset (MR=0) que logo após é desabilitado (MR=1). Observar que as saídas do FF devem ser resetadas sempre que a entrada paralela for habilitada (PL=1), evitando erros nas saídas dos FF’s. Deste modo os bits em PA, PB, PC e PD são enviados às saídas dos FF’s caso os valores sejam “1”. Caso alguns bits em PA a PD sejam “0”, então as respectivas saídas QA a QD não são modificadas, e como foram resetadas, permanecem em “0”. A transmissão do dado se faz da mesma forma que no modo anterior.



Fig. 78 – Representação da ordenação dos bits no registrador de entrada e saída paralela

5.2.9.1.4 – Modo PISO (Paralell Input X Serial Output)

Neste modo a entrada se procede da mesma forma que no modo anterior, porém a transmissão dos dados se faz de forma serial, dependente do sinal de clock, para que os bits saiam por QA. Assim, a entrada de dados paralelamente só pode ser feita após o último bit do dado ser transmitido (deslocado) por QA. Logo após, o registrador deve ser resetado e os novos dados podem entrar paralelamente.

Fig. 79 – Representação da ordenação dos bits no registrador de entrada paralela e saída serial

6 – Fundamentações de Circuitos Integrados (CI’s)

Um circuito integrado é denotado por um minúsculo invólucro com um determinado número de terminais, essencialmente composto por uma pastilha (chip) de material semicondutor – silício (fig. 61 a seguir), apresentando superfície de dimensões reduzidas, sendo constituído por centenas à milhares de dispositivos eletrônicos (transistores, diodos, capacitores e resistências), interligados de modo a implementar funções lógicas num circuito digital.



Fig. 80 – Composição de um Circuito Integrado (adaptado da fonte: wikipédia)

Entre suas vantagens relevantes um CI disponibiliza baixo custo e alto desempenho, além do tamanho reduzido dos circuitos, aliado à alta confiabilidade, conectividade, compatibilidade (uniformização) e estabilidade de funcionamento. A principal desvantagem é de não serem tolerantes a níveis considerados de circulação de corrente e tensão elétrica, haja vista a obrigatoriedade de manter a temperatura a níveis adequados.

Os vários tipos de circuitos integrados digitais tornam acessível ao desenvolvedor apenas as entradas e saídas lógicas, de modo que num projeto lógico pouco se terá em conta da estrutura eletrônica interna de cada componente integrado. Cada CI é constituído, geralmente, por várias portas de uma mesma característica.

O padrão mais tradicional de encapsulamento de circuitos integrados é o chamado Encapsulamento em Linha Dupla – DIL ou DIP (Dual-In-Line Package), designado desta forma por assemelhar-se a uma "centopéia preta", tendo a formação de duas linhas paralelas de terminais. A versão miniatura do DIL é chamada SOP (Small Outline Package, Encapsulamento de Perfil Pequeno).



Fig. 81 – Encapsulamento de CI’s tipo DIL (fonte: Clube do Hardware) Entre outras formas de encapsulamento destacam-se:

- PGA (Pin Grid Array ou Professional Graphics Adapter - Encapsulamento com Pinos), padrão de encapsulamento utilizado por circuito integrados quadrados a ser instalado em soquete apropriado; - BGA (Ball Grid Array - Encapsulamento com Bolas), padrão de encapsulamento de circuitos integrados baseado no PGA onde os pinos são pequenas bolas; - CPGA (Ceramic Pin Grid Array - Encapsulamento Cerâmico com Pinos), padrão de encapsulamento de material cerâmico; - LCC (Leaded Chip Carrier - Encapsulamento com Contatos), padrão de encapsulamento em que os terminais saem dos quatro lados do circuito integrado. Seus terminais são dobrados para baixo e necessita de soquete apropriado para ser encaixado; - QFP (Quad Flat Package - Encapsulamento Quadrado), padrão de encapsulamento parecido com o LCC, sendo que seus terminais são soldados diretamente em placas de circuito impresso, não necessitando de soquete.



- SMD (Surface Mount Device - Dispositivo de Montagem em Superfície), circuitos eletrônicos que são soldados a uma placa de circuito impresso.

6.1 – Terminologias de Circuitos Integrados

Visando uniformização na produção de CI’s é obedecida uma padronização entre os fabricantes, a fim que se possa estabelecer a conectividade entre produtos de diversos fabricantes num mesmo circuito. 6.1.1 – Níveis de Corrente e Tensão elétrica

Níveis e sentidos de fluxo de escoamento de corrente e polaridade de aplicação de tensão.

- Tensão de entrada em nível alto (VIH) é o nível de tensão necessário

para representar o nível lógico 1 na entrada de um circuito digital. Qualquer tensão abaixo deste nível não será considerada nível lógico ALTO por um circuito digital.

- Tensão de entrada em nível baixo (VIL) tensão de entrada

correspondente ao nível lógico baixo. É o nível de tensão necessário para representar o nível lógico 0 na entrada de um circuito digital. Qualquer tensão acima deste nível não será considerada nível lógico BAIXO por um circuito digital;

- Tensão de saída em nível alto (VOH) tensão de saída correspondente

ao nível lógico alto. É o nível de tensão necessário para representar o nível lógico 1 na saída de um circuito digital. Tal parâmetro é, normalmente, especificado pelo seu valor mínimo.

; - Tensão de saída em nível baixo (VOL) tensão de saída correspondente ao nível lógico baixo. É o nível de tensão necessário para representar o nível lógico 0 na saída de um circuito digital. Tal parâmetro normalmente é especificado pelo seu valor máximo;

- Corrente de entrada em nível alto (IIH) corrente circulante pela

aplicação de tensão de nível alto na entrada; - Corrente de entrada em nível baixo (IIL) corrente circulante pela

aplicação de tensão de nível baixo na entrada; - Corrente de saída em nível alto (IOH) corrente que flui na saída ativada

por nível alto, sob carga; - Corrente de saída em nível baixo (IOL) corrente que flui na saída ativada

por nível baixo, sob carga.



Fig. 82 – Circuitos representação de tensões e correntes em CI’s

Fig. 83 – Tensões nas entradas e saídas de CI’s

6.1.2 – Correntes de entrada e saída

O estudo das correntes de entrada e saída de um dispositivo lógico é importante no sentido de que se pode determinar com certeza a máxima carga que cada porta pode suportar sem que entre em disfunção, bem como tomar providências para que as entradas funcionem nominalmente. Quando falamos de correntes de entradas de uma porta, estamos falando de FAN-IN, enquanto que as correntes de saída estão relacionadas ao termo FAN-OUT. 6.1.2.1 – Fan-In (Correntes de entrada)

O termo FAN-IN significa leque de entrada, isto é, o conjunto das informações das correntes de entrada. O FAN-IN é dado normalmente em amperes, nas formas de corrente de entrada para nível alto, fan-in 1 ou IIH e corrente de entrada para nível baixo, fan-in 0 ou IIL. As correntes de entradas significam as correntes necessárias para o perfeito funcionamento das entradas. Na figura a seguir, ilustra-se este conceito.



Fig. 84 – Correntes de entrada (FAN-IN) de TTL padrão

6.1.2.2 – Fan-Out (Fator de Carregamento – Correntes de saída)

O termo FAN-OUT significa leque de saída e corresponde ao conjunto de informações sobre as correntes de saída. FAN-OUT, ao contrário de FAN-IN, não é fornecido em amperes, mas sim, convencionalmente, como o número de entradas-padrão (da mesma família) que uma saída consegue excitar com garantia. É um número adimensional e tem um sentido estritamente doméstico (não tem sentido falar sobre fan-Out entre famílias diferentes). Por exemplo, se tomarmos a porta desenhada acima, podemos dizer que o FAN-OUT daquela família é 3 se a saída for capaz de drenar 3x1,3mA das três entradas a ela ligadas e fornecer 3x1,5uA para as mesmas (vide figura a seguir).

Fig. 85 – Correntes de entrada (FAN-OUT) de TTL padrão

6.1.3 – Retardos na Propagação de sinais digitais

O principal fator determinante da velocidade com que um sistema digital pode executar a sua função, é a velocidade com que operam as portas.

O tempo de propagação corresponde ao intervalo de tempo necessário para que uma alteração na entrada se propague até à saída de um determinado circuito lógico.

Fatalmente um sinal digital sofrerá um retardo, mínimo que seja, ao circular por um circuito lógico. Estes atrasos influenciam diretamente nos tempos de Setup e Hold dos componentes, pois são oriundos de transições possíveis num circuito digital, ou seja, acumulo de tempo na transição lógica do nível baixo para o alto (0 para 1), ou na transição de 1 para 0. Conforme demonstra a figura a seguir estes tempos são dados por tPLH – alto para baixo e tPHL – baixo para alto.



Fig. 86 – Tempos de retardo de propagação em CI’s

O tempo que uma porta lógica demora a comutar está relacionado com os tempos de subida e descida, ou seja, com os tempos de comutação de baixo para alto e de alto para baixo, respectivamente, do sinal de saída em resposta ao sinal de entrada. O tempo de subida (tr – rise time) é definido como o intervalo de tempo que a tensão na entrada da porta lógica demora a subir entre 10% e 90% do seu valor máximo. O tempo de descida (tf – fall time) é definido de forma análoga. Similarmente são definidos os tempos de transição na subida e na descida dos sinais nas saídas, tTHL e tTLH.

Os tempos de propagação tPHL e tPLH, são definidos como intervalos de tempo que a tensão de saída demora a atingir o valor médio entre os valores máximo e mínimo da tensão de saída, desde o instante em que a entrada comuta. Ou seja, o tempo que decorre entre a definição do nível lógico de entrada e da saída. Naturalmente é desejável que tPHL e tPLH sejam iguais, dado que o pior destes tempos define a freqüência máxima que a porta lógica pode operar. Contudo estes valores variam em função das características capacitivas da carga do circuito. 6.1.4 – Características de cargas e consumo

Os integrados são alimentados em energia elétrica e, no seu funcionamento, dissipam essa energia sob a forma de calor.

Identifica-se a capacidade de potência de um CI através do produto da corrente média que circula no mesmo (com saídas em 1 e em 0) em razão da tensão aplicada aos terminais de alimentação (VCC ou VDD). 6.1.5 – Tolerância à Interferências eletromagnéticas

Interferências eletromagnéticas são produtos de tensões induzidas em canais de comunicação de circuitos lógicos provocados por campos elétricos e



magnéticos. Identificado como imunidade ao ruído indica a capacidade de um circuito na tolerância de interferências sem alterar as características funcionais da tensão de saída. Na figura 64 correspondem à ∆H e ∆L. 6.2 – Famílias Lógicas

As famílias lógicas diferem basicamente no componente principal utilizado por cada uma nos seus circuitos. As famílias TTL (Transistor-Transistor Logic) e ECL (Emitter Coupled Logic), por exemplo, usam transistores bipolares como principal componente, enquanto a família CMOS usa transistores unipolares MOSFET.

Apesar da tecnologia dominante atualmente ser a tecnologia CMOS, as outras tecnologias alternativas também apresentam algumas vantagens e são usadas em circuitos de exploração comerciais.

A tecnologia bipolar foi a percussora dos circuitos integrados digitais e pode ser vantajosa em termos de velocidade face às tecnologias baseadas em transistores MOS. No entanto, é uma solução mais complexa, apresenta desvantagens em termos de consumo de potência e não permite a implementação de sistemas de larga escala devido à área que uma porta lógica ocupa. As principais variantes atuais da tecnologia bipolar são as famílias TTL e ECL, respectivamente direcionados para circuitos lógicos genéricos e para circuitos de muito alta velocidade.

Para se conectar dispositivos de famílias diferentes, geralmente há a necessidade de uma interface entre ambas. As famílias lógicas mais comuns podem ser classificadas como:

RTL - Lógica resistor-transistor (obsoleta); DTL - Lógica diodo-transistor (obsoleta); DCTL - Lógica transistor acoplamento direto; TTL - Lógica transistor-transistor (mais popular); ECL - Lógica emissor-acoplado; MOS - Metal Oxide Semiconductor:

PMOS - Lógica MOSFETs de canal-P (obsoleta); NMOS - Lógica MOSFETs de canal-N CMOS - Lógica MOSFETs Complementares (canais P e N);

6.2.1 – Família Lógica RTL

A topologia RTL – Resistor-Transistor Logic – pode ser considerada como uma das arquiteturas base para a realização de portas digitais. A figura seguinte representa uma porta lógica NOT.



Fig. 87 – Circuito topologia RTL – porta NOT

O comportamento desta porta é relativamente simples, quando a tensão de entrada está em nível lógico alto, o transistor está diretamente polarizado e a resistência RC é dimensionada para que o transistor esteja na zona de saturação, e a tensão de saída é aproximadamente 0,2 V, o que corresponde ao nível lógico baixo. Quando o nível lógico de entrada é baixo o transistor está em corte e, portanto IC é igual a zero o que implica que a tensão de saída V0 seja VCC – nível lógico alto. Estes dois comportamentos, juntamente com a zona intermédia em que o transistor está na zona ativa, são visíveis na característica V0(VCC) representada na figura seguinte:

Fig. 88 – Característica V0(Vi) de um inversor RTL.

É relativamente simples implementar uma porta lógica NAND (porta lógica

universal - dado que qualquer outra pode ser implementada a partir dela) com base na porta lógica NOT, basta para isso acrescentar um segundo ramo de entrada tal como é apresentado na figura a seguir.



Fig. 89 – Circuito topologia RTL – porta NAND

Quando ambos os transistores estão conduzindo, ou seja, quando ambas as tensões de entrada correspondem ao nível lógico alto, há corrente na resistência RC e o nível lógico de saída é baixo. Quando qualquer dos dois transistor estiver cortado IC = 0, a tensão de saída é igual a VCC e o nível lógico na saída é alto, bastando para isso que uma das tensões de entrada seja baixo. 6.2.2 – Família Lógica DTL

A topologia DTL – Diode Transistor Logic – visível na figura seguinte, apresenta tem um comportamento algo à porta lógica NAND usada em lógica RTL.

Fig. 90 – Circuito topologia DTL – porta NAND

Neste caso, só quando ambos os diodos de entrada D1 e D2 estão cortados, é que o transistor tem a junção base-emissor polarizada diretamente e impõe o nível lógico baixo na saída. Caso qualquer dos dois diodos D1 e D2 esteja em



condução, a tensão no ponto X não é suficiente para polarizar o transistor - que fica cortado e portanto, IC = 0, resultando na tensão de saída igual a VCC e o nível lógico na saída é alto. Basta portanto, que uma das tensões de entrada seja baixo para que a corrente do nível lógico de saída seja alto. 6.2.3 – Família Lógica TTL

A família TTL foi originalmente desenvolvida pela TEXAS Instruments, baseada na fundamentação de transistores bipolares. Compreende várias séries que resultaram da aplicação de desenvolvimentos tecnológicos progressivos verificados para melhorar algumas das características e das necessidades.

Esta família é principalmente reconhecida pelo fato de Ter duas séries que iniciam pelos números 54 (para os componentes de uso militar) e 74 (para os componentes de uso comercial).

Os CI’s da série TTL 74-padrão oferecem uma combinação de velocidade e potências consumidas adequadas a um grande número de aplicações. Entre os CI’s desta série, podemos encontrar uma ampla variedade de portas lógicas e FF’s, construídos segundo a tecnologia SSI, além de registradores de deslocamento, contadores, decodificadores, memórias e circuitos aritméticos, construídos com a tecnologia MSI. A figura a seguir caracteriza a aplicação da tecnologia de transistores bipolares, mostrada num circuito que implementa uma porta AND.

Fig. 91 – Circuito topologia TTL – implementação da porta AND

As características primárias da série 54/74 podem ser relacionadas como: - Tensão de alimentação compreendida entre 4,5 e 5,5V (5V nominais); - Temperatura de funcionamento de: 0 a 70 °C (série 74); - 55 °C a 125 °C

(série 54); - Níveis de tensão:

- VIHmin = 2,0 V - VILmax = 0,8 V



- VOHmin = 2,4 V - VOLmax = 0,4 V

- Margem de ruído em ambos os níveis de 0,4V; - Tempo de propagação de 10ns; - Dissipação de potência de 10mW por porta.

Referindo-se especificamente a série de aplicação em projetos comerciais

direcionaremos o foco para dispositivos da série 74 que fornecem uma ampla variedade de escolha dos parâmetros de velocidade e potência consumida. Podemos destacar a variação e atualizações da sub-família TTL - série 74:

- TTL 74L de Baixa Potência: uso em aplicações nas quais a dissipação de

potência é um problema mais crítico do que a velocidade de operação. Exemplo de aplicação: Circuitos que operam a baixas freqüências, alimentados por baterias, como as calculadoras eletrônicas. Esta série tornou-se obsoleta com o desenvolvimento das séries 74LS, 74ALS e CMOS, que oferecem chips com baixo consumo de potência, operando a velocidades bem mais altas que as dos dispositivos 74L;

- TTL 74H de Alta Velocidade: apresenta um aumento da velocidade em

relação a série 74L, porém esse aumento é obtido à custa do aumento da potência consumida pelos dispositivos da série. A série 74H também ficou obsoleta com o desenvolvimento da série TTL Schottky; - TTL 74S Schottky: reduz o retardo de armazenamento, com o uso do diodo Schottky. Opera com o dobro da velocidade da 74H, consumindo mais ou menos a mesma potência. Transistor Schottky apresenta maior velocidade por tratar-se de transistor levemente saturado;

- TTL 74LS Schottky de Baixa Potência (LS-TTL): é uma versão da 74S, que apresenta CI’s com consumo de potência mais baixo e com velocidade também mais baixa. Tais características colocaram a série 74LS como a “principal” série de toda a família TTL, sendo usada em muitos projetos em que a velocidade é um fator preponderante;

- TTL 74AS Schottky Avançada (AS-TTL): é a série TTL mais rápida, e com

o produto velocidade potência significativamente mais baixo que o da série 74S. A série 74AS tem outras vantagens sobre as demais, incluindo a necessidade de correntes de entrada extremamente baixas, o que resulta em Fan-Outs maiores que os da série 74S;

- TTL 74ALS Schottky Avançada de Baixa Potência (74ALS-TTL): oferece

uma sensível melhora em relação à 74LS no que diz respeito à velocidade de operação e à potência consumida. Esta série tem a menor relação percentual entre velocidade-potência de todas as séries TTL, e também a mais baixa dissipação de potência por porta lógica.



- TTL Fast 74F: Esta é a série TTL mais nova. Ela utiliza uma técnica de fabricação de circuitos integrados que reduz as capacitâncias entre os dispositivos internos visando reduzir os atrasos de propagação.

PERFOMANCE DOS DISPOSITIVOS DAS SUB-FAMILIAS TTL – SÉRIE 74

74 74S 74LS 74AS 74ALS 74F

Retardo de propagação (ns) 9 3 9,5 1,7 4 3

Dissipação de Potência (mW) 10 20 2 8 1,2 6

Produto Velocidade-Potência (pJ) 90 60 19 13,6 4,8 18

Taxa máxima de clock (MHz) 35 125 45 200 70 100

Fan-Out (mesma série) 10 20 20 40 20 33

Medidas de tensão:

VOH(min) 2,4 2,7 2,7 2,5 2,5 2,5

VOL(max) 0,4 0,5 0,5 0,5 0,4 0,5

VIH(min) 2,0 2,0 2,0 2,0 2,0 2,0

VIL(max) 0,8 0,8 0,8 0,8 0,8 0,8

Um ponto importante que deve ser levado em conta quando trabalhamos

com a família Standard e as subfamílias TTL é a possibilidade de interligarmos os diversos tipos. Isto realmente ocorre, já que todos os circuitos integrados da família TTL e também das subfamílias são alimentados com 5V. 6.2.3.1 – Identificação e nomenclatura dos CI’s

A identificação base do CI’s segue o formato padrão XX FAM NNN, onde: - XX representa a série 54 ou 74; - FAM representa a sub-família; - NNN representa o número da função lógica implementada no CI.

Exemplo: O circuito integrado 74LS08, pertence à série 74, sub-família TTL-LS e implementa a função lógica 08 ( 4 portas AND de 2 entradas).



Fig. 92 – Detalhe de identificação de um CI MSI – família TTL 6.2.3.2 – Exemplos de CI’s e composições

Fig. 93 – Detalhe de identificação do CI 74XX08

O CI 74XX08 é composto por 4 portas AND. É alimentado em + 5V.


O CI 74XX32 é composto por 4 portas OR.




O CI 74XX04 é composto por 6 portas NOT. Outros modelos podem ser observados na tabela a seguir:

Portas lógicas em CI’s

Função das portas

CI com 4 portas de 2

entradas


entradas


entradas

CI com 1 porta de 8 entradas

NAND 74XX00 74XX10 74XX20 74XX30 NOR 74XX02 74XX27 74XX25 AND 74XX08 74XX11 74XX21 OR 74XX32

XOR 74XX86



6.2.4– Família Lógica ECL A família ECL (Emitter-Coupled Logic - Lógica de Emissores acoplados)

utiliza nos circuitos o acoplamento direto entre emissores dos transistores. Esse fato faz com que os transistores não trabalhem na região de saturação e traz como conseqüência, um menor tempo de resposta, ou seja, uma velocidade de trabalho alta. A família ECL é um misto de características das famílias lógicas TTL, sendo a que permite a maior velocidade de comutação (1,55 ns).

Essa família apresenta um bloco lógico com duas saídas, a NOR e a OR, obtidas a partir do mesmo circuito.

O circuito ECL funciona de maneira análoga a um amplificador diferencial. Quando ambas as entradas (A e B) estiverem em nível zero, os transistores T3 e T2 estarão na zona da região de corte, portanto I2 será pequena e por isso o potencial em Z2 será alto. Se I 2 tem um baixo valor, I1 terá um valor alto de modo a satisfazer a condição Ie= I1+ I2. Com isso o transistor T1 estará no limiar da saturação, impondo assim, um potencial baixo em Z1. Quando pelo menos uma das entradas (A ou B) estiver com potencial alto (nível 1), o seu respectivo transistor (T3 ou T2) estará na zona de saturação e, com isso, I2 será elevada, logo o potencial de Z2 será baixo. Se I2 é elevada, I1 deverá ser pequena de modo a manter a corrente Ie. Com isso o transistor T3 estará no limiar de corte, impondo assim um potencial alto em Z1.

Fig. 96 – Circuito topologia ECL – porta OR/NOR

A transposição dessas situações pode ser vista na figura 77, onde se pode ver que a saída Z1 é uma saída OR e a saída Z2 é uma saída NOR.

Aplicações principais desta família se encontram em computadores rápidos e satélites. Tem desvantagem de um alto consumo, fabricação complicada e baixa densidade de integração.



6.2.4.1 – Características da Família ECL Os blocos lógicos principais são a porta OR (saída Z1) e a porta NOR (Z2).

Uma das vantagens de ECL é que possui um fan-out de 25. A potência dissipada pelos blocos dessa família é da ordem de 50 a 70 mW

por bloco. Isso se dá pelo fato de não trabalharmos na região de corte e saturação e sim, na região ativa.

Apresenta uma boa imunidade a ruído. Como já foi mencionado, a grande vantagem da família ECL é de possuir

um tempo de atraso muito baixo, da ordem de poucos nanosegundos. Atualmente esta família responde numa velocidade de uns 600 MHz. 6.2.5 – Famílias Lógicas MOS

A tecnologia MOS (Metal Oxide Semiconductor) tem este nome devido sua estrutura básica ser formada por um eletrodo de metal conectado a uma camada de óxido isolante que, por sua vez, é depositada sobre um substrato de silício. Os transistores construídos na técnica MOS são transistores por efeito de campo (field-effect transistor) - os MOSFET’s.

As principais vantagens apresentadas pelo MOSFET são de ter um custo de fabricação bem baixo, dimensões reduzidas, e menor dissipação de potência por porta. Além disso, o MOS ocupa muito menos espaço no chip do que os transistores bipolares (aproximadamente, 50 vezes menos). Um outro aspecto muito importante sobre a tecnologia MOS é o fato de seus CIS não usarem resistores na sua construção. Os resistores tomam parte da área de chip ocupada pelos CI’s bipolares. A alta densidade de integração dos CI’s MOS permite a construção de sistemas de alta confiabilidade, em virtude da redução no número de conexões externas necessárias à implementação de determinada função lógica e maior imunidade ao ruído do que a família TTL.

A principal desvantagem da técnica MOS é a velocidade de operação relativamente baixa de seus componentes, se comparada com as apresentadas por componentes das famílias bipolares. As famílias MOS são mais lentas na operação, requerem muito menos potência, têm uma margem de ruído melhor, uma faixa de tensão maior, e um fan-out também maior (o fan-out da família CMOS é completamente ilimitado, sendo restrito apenas por atrasos e considerações sobre o tempo de subida)

Quando traçado um comparativo com a família TTL a lógica MOS apresenta outra desvantagem crucial: é especialmente susceptível a danos causados pela eletricidade estática, enquanto que as famílias bipolares não são tão afetadas. Alguns procedimentos são adotados para evitar esse problema, por exemplo, deve-se conectar à terra o chassi de todos os instrumentos de testes, o operador deve se conectar à terra através de uma pulseira especial, não deixar desconectada nenhuma entrada de qualquer CI que não esteja sendo utilizado, etc.

As características mais significativas desta família são: - Tensão de alimentação variável entre 3 e 18V; - Temperatura de funcionamento de: 40 °C a 85 °C; - Níveis de tensão (para uma tensão de alimentação de 5V):

- VIHmin = 3,5V



- VILmax = 1,5V - VOHmin = 4,95V - VOLmax = 0,05V

- Grande imunidade ao ruído; - Os tempos de propagação variam inversamente com a tensão de alimentação, sendo de 125ns para 5V e de 45ns para 15V; - Dissipação de potência:

- 2,5 nW (5V) e 10nW (10V) por porta; - A dissipação de potência é proporcional à freqüência do circuito.

Por exemplo, uma porta NAND dissipa 10 nW em VCC normal de baixo chaveamento, dissipa 0,1 mW trabalhando com dados à 100 kpps, e ainda 1 mW á 1 MHz. A grosso modo para uma freqüência acima de 3 MHz a potência dissipada equivale entre famílias TTL e MOS. - O bloco principal dessa família é a porta NAND. - Fan-out maior que 50.

6.2.5.1 – Sub-família Lógica CMOS

A última família a ser abordada é a família CMOS. Nesta família CMOS (MOS com simetria complementar) sempre haverá um transistor PMOS trabalhando com um outro NMOS em simetria complementar. Seus circuitos são construídos basicamente de pares de MOS canal N e MOS canal P.

Suas configurações básicas permitem, como na família MOS, uma grande escala de integração, com os blocos formados a partir dessa técnica, consumindo a mais baixa potência de todas as famílias estudadas, sendo esta uma de suas mais importantes características. Outra característica importante é o seu grande Fan-out por se trata r de circuitos de alta impedância de entrada.

Quanto à alimentação, essa família permite uma larga faixa de tensões que garante um bom funcionamento: desde 3V até 15V (série 40XX) ou de 3V até 18V (série 40XXB). Sua fabricação é mais simples que a da família TTL.

É também mais rápida que a tecnologia PMOS. Quanto as características de tensão das entradas e saídas, a família CMOS

tem um comportamento tal qual ilustrado na figura a seguir:

Fig. 96 – Níveis lógicos em CMOS



6.2.5.1.1 – Características principais da Sub-família CMOS - Blocos lógicos principais portas NOR e NAND. - Fan-out maior que 50. - Potência dissipada por bloco da ordem de 10 mW. - Alta imunidade a ruído (45% Vcc). - A grande desvantagem dessa família é o seu tempo de atraso que é da

ordem de 60 ns, sendo muito maior que das famílias que utilizam como componentes o transistor bipolar, excetuando-se a família HTL.

Essa família possui também problemas com o manuseio dos circuitos

integrados que, devido à eletricidade estática, degrada as junções. Para contornar o problema, utilizam-se dispositivos antiestáticos, possibilitando um manuseio mais seguro e uma proteção maior ao circuito. Como já foi dito ,as famílias de circuitos lógicos possuem circuitos compatíveis entre si, porém em alguns casos necessitamos conectar blocos de uma família com outros de uma outra família. Nesses casos, para atender tanto às especificações de saída de uma família como às especificações de entrada de uma outra, necessitamos utilizar circuitos chamados circuitos de interface.

Inevitavelmente associa-se termos comparativos entre as famílias TTL e CMOS, de tal sorte que as características entre dispositivos assemelhados estão relacionados à tipos:

- Compatibilidade pino a pino: compatibilidade entre CI’s acontece quando

são idênticas. Por exemplo: o pino “tal” em ambos os CI’s seja o gnd. - Funcionalidade equivalente: quando as funções lógicas são as mesmas.

Por exemplo: ambos possuem o mesmo número de portas ou dispositivos idênticos.

- Compatibilidade elétrica: há compatibilidade elétrica quando dois CI’s

podem ser conectados entre eles sem que ocorra efeitos de conectividade.

6.2.5.1.1 – Séries da Sub-família CMOS - Sub-família 4000/14000: foram as primeiras séries da família CMOS, são bastante utilizadas, apesar do aparecimento de novas séries, pelo fato de implementarem diversas funções ainda não disponíveis nas novas séries; - níveis baixos de potência disssipada; - larga faixa de tensão de alimentação (3 à 15 V); - tempos de propagação elevados, comparados a TTL’s ou outras séries; - dificuldade na interligação com CI’s TTL (obsoletos atualmente).



Exemplos de CI: – 4001: 4 NOR’s de 2 entradas – 4012: 4 NAND’s de 2 entradas – 4070: 4 XOR’s de 2 entradas

- Sub-família 74C: compatível, pinagem e funcionalidade equivalente, com os dispositivos TTL de mesmo número. Por exemplo um CI 74C74 possui duplo FF tipo D disparado por borda que tem as mesmas características do CI TTL 7474.

- características de performance desta série são quase idênticas à da série 4000;

- faixa de tensão de alimentação mais limitada (2 à 6 V);

Sub-família 74HC (CMOS de Alta Velocidade): versão melhorada da 74C, o principal melhoramento é o tempo de comutação (em torno de 10 vezes maior), bem como a capacidade de suportar altas correntes na saída.

- podem utilizar tensões de alimentação (Vdd) de 2V a 6V – quanto maior a tensão de alimentação, menor o tempo de propagação e maior a potência dissipada; - não é totalmente compatível com sub-famílias TTL, mesmo utilizando uma tensão de alimentação de 5V, devido à incompatibilidade de níveis de tensão.

1 2 3 4 5 6 7

8 9 10 11 12 13 14

Marca



A velocidade dos dispositivos desta série é compatível com a velocidade dos dispositivos da série TTL 74LS. O problema existente com a série 74HC é que apesar dos pinos dos CI serem compatíveis, a série 74HC não pode ser diretamente substituída pela TTL 74LS. - Sub-família 74HCT: CMOS de alta velocidade. A principal diferença entre esta série e a 74HC é o fato de ela ser desenvolvida para ser compatível em termos de tensões com dispositivos da família TTL. Ou seja, os dispositivos 74HCT podem ser alimentados diretamente por saídas de dispositivos TTL. Exemplo disso é a possibilidade de utilização do CI 74HCT04 (seis inversores) num circuito projetado para TTL 74S04 e vice-versa.

- especificações técnicas idênticas à sub-família HC, diferindo apenas nos níveis de tensão por forma serem totalmente compatíveis com sub-famílias TTL. - Os níveis de saída das séries 74HCT e 74HC são os mesmos, mas, na

entrada, VIH reduz para 2V (faixa de tensão de alimentação - 2 à 6 V); - Sub-família 74AC e 74ACT (CMOS Avançada): Funcionalmente equivalente a família TTL, entretanto não obedece a mesma pinagem.

- menores tempos de propagação, maior velocidade de clock, e maior capacidade de admitir e absorver correntes, comparativamente com as sub-famílias HC e HCT; - a sub-família AC não é compatível eletricamente, contudo a ACT é totalmente compatível com sub-famílias TTL, com a vantagem de trabalhar num nível de tensão onde acontece menor interferência de ruídos. - faixa de tensão de alimentação mais limitada (2 à 6 V); A numeração desta série difere um pouco das outras já vistas. A

padronização indica cinco dígitos iniciando pelo número “11”, como demonstrado abaixo:

74AC11004 ≡ 74HC04 74ACT11293 ≡ 74HCT293

- Sub-família 74AHC e 74AHCT (Advanced Hich-Speed CMOS – CMOS Avançado de Alta Velocidade): migração natural da série HC, em relação a compatibilidades de pinagem e elétrica e funções equivalentes. - aplicações para alta velocidade (três vezes mais rápidos que os chips da série HC;

- baixo consumo e faixa de tensão de alimentação mais limitada (2 à 6 V); - baixa capacidade de acionamentos (minimização dos transientes de chaveamento intrínsecos as operações de alta velocidade).



6.2.5.1.2 – Familia BiCMOS – 5 Volt-logic

Bipolar Complementary Metal-Oxide Semiconductor- combina CMOS com TTL, usada em casos em que só CMOS não garante capacidade de “drive”.

BiCMOS combina as vantagens das tecnologias Bipolar (Alta velocidade) e CMOS (Baixo Consumo). Esta tecnologia de alta performance tem uma maior facilidade de projeto (projeta-se de modo análogo aos de baixa performance), uma vez que a minimização dos problemas de ruído intrínseco, ruídos de chaveamento e consumo em altas freqüências, juntamente com outras características desta tecnologia híbrida, reduz os esforços de projeto.

Algumas das vantagens desta tecnologia são: - alta velocidade; - consumo reduzido tanto em operação dinâmica quanto estática; - saídas bipolares que provêem 48-64 mA, necessárias para aplicações

avançadas em barramentos; - ruído de chaveamento menor; - saída puramente bipolar com requisitos de corrente e ruídos de acordo

com as necessidades atuais; - aplicações específicas em interfaceamento de microprocessadores e

interações com memórias. Os estágios de entrada e funcional utilizam principalmente tecnologia

CMOS. O BiCMOS avançado (ABT – Advanced BiCMOS Technology) é a segunda

geração dos dispositivos de interface de barramento BiCMOS. Tem sua performance melhorada e ainda pode ser integrado a uma escala pouco menor que a metade da escala da BiCMOS normal. 7 – Memórias semicondutoras

Os modernos circuitos em sistemas digitais são constituídos basicamente por 5 unidades de processamento: a Unidade Central de Processamento (lógica aritmética), a Unidade de Memória, a Unidade de Controle e as Unidades de Entrada e de Saída.



Fig. 96 – Bloco de processamento em circuitos digitais

As memórias são as partes mais ativas de um sistema digital, armazenando

processos e dados antes, durante e após a execução. Num sistema digital complexo a memória pode ser definida como: arranjo linear de células unitárias de armazenamento, onde cada célula possui um endereço e um conteúdo. A memória é utilizada para armazenar instruções e operandos.

Até o final da década de 60, as memórias dos sistemas digitais computadorizados eram magnéticas. As mais antigas eram de "tambor": um cilindro magnético, girando a alta velocidade, com cabeças de gravação e leitura escrevendo e lendo dados e instruções em sua superfície. Outras eram construídas com núcleo de ferrite: minúsculos toróides de ferrite, costurados por fios de acesso de dados e de endereçamento.

Em 1969, a IBM introduziu em seu processador modelo 360/85, uma pequena (pelos padrões atuais) memória de 16 Kbytes, construída com transistores. Surgiam ali as memórias monolíticas, ou memórias a semicondutor. Desde então diferentes tipos de memórias tornaram-se disponíveis no mercado. Como conseqüência, o projetista tem muito onde escolher, mas a escolha é mais difícil, e deve se basear na adequação das características da memória às necessidade da aplicação.

O funcionamento das memórias é referenciado como circuitos assíncronos que atuam como um banco, alguns milhares, de registradores. Registradores são elementos de memória de alta velocidade, empregados no armazenamento de informação durante o processo de execução de instruções pela unidade de controle da máquina, havendo uma constante movimentação de informações entre os registradores e os demais dispositivos componentes do sistema. Cada registrador possui um chamado endereço e isto permite que apenas um registrador esteja selecionado a cada instante. Deste registrador podemos deslocar, ler ou escrever dados dependendo apenas do sinal de controle RD/WR [Read(leitura) / Write (escrita)]. O sinal CS (Chip Select) é usado para selecionar a memória ou colocar todos os seus pinos em Tri-State. Com já visto um Tri-State possibilita níveis lógicos “0” ou “1” desde que esteja apto a estar “ligado”, evitando assim que barramentos adjacentes permaneçam em curto-circuito pelo uso simultâneo de dois ou mais dispositivos eletrônicos. A figura a seguir ilustra a forma de interação entre codificações e habilitações entre entrada e saída de dados.



Fig. 97 – Codificação e habilitação de entrada e saída de dados em memória Onde: - CS: Seleção do chip. Utilizado quando o computador possui diversos CIs de memória.



RD: Read Enable, somente leitura de dados, ativa as portas OutPut. A negação de RD (\RD) transforma o circuito em WE: Write Enable. Utilizado para selecionar leitura/escrita. OE: Output Enable. Utilizado para habilitar as linhas de dados.

As memórias são responsáveis pelo armazenamento de informações

digitais, sendo o bit (0 ou 1) a menor unidade armazenada. A associação de bits na formação de unidades de transferência de dados pode ser descrita como: - Nibble agrupamento de 4 bits; - Byte agrupamento de 8 bits; - Word agrupamento de 16 bits, 2 bytes, ou ainda 4 nibbles. Basicamente todo sistema de memória requer tipos diversos de linhas de entrada e de saída para realizar as seguintes funções: - Selecionar o endereço na memória que está sendo acessado por uma operação de leitura ou de escrita; - Selecionar uma operação de leitura ou de escrita para ser realizada; - Fornecer os dados de entrada para serem armazenados na memória durante a operação de escrita; - Manter os dados de saída vindos da memória durante uma operação de leitura; e - Habilitar (ou desabilitar) a memória de modo que ela responda , ou não, às entradas de endereço e ao comando de leitura ou de escrita. 7.1 – Transferências e Barramentos

Para efetivar-se essas transferências de informações, os circuitos estão conectados entre si através de barramentos. Um barramento consiste em vias de tráfego de dados binários, por exemplo, um barramento de 8 bits indica o uso de 8 vias ou fiação. As memórias estão dispostas de forma a funcionarem com características relacionadas a três barramento: Barramentos de endereço e de dados, e sinais de controle. 7.1.1 – Barramento de Endereço (Address Bus)

Conjunto de vias por onde são acessados os endereços dos dados armazenados. O barramento de endereço é unidirecional, ou seja, a informação trafega apenas num sentido, no caso só pela entrada. 7.1.2 – Barramento de Dados (Data Bus)

Conjunto de vias por onde os dados trafegam. Pode ser biderecional ou unidirecional. 7.1.3 – Barramento de Controle (Control Bus)

Conjunto de vias que indicam se a memória está selecionada (CS – Chip Select), se é um processo de escrita (WR), de leitura (RD) ou habilita a saída da dado (OE – OutPut Enable).



Fig. 98 – Indicação de barramentos de dados e endereços

Portanto, tem-se o indicativo de que em cada endereço está armazenado uma informação. Então se tem que quando um dos m endereços for lido ou escrito, todos os n bits trafegaram pelo barramento de dados. Neste ponto faz-se necessário a identificação de algumas terminologias aplicadas aos conceitos de memórias. 7.2 – Terminologias aplicadas à memória

Termos freqüentemente usuais quando descreve-se composição de memórias podem ser indicados como:

- Célula de Memória: denotado por um Flip-Flop, unidade de armazenamento de um bit;

- Palavra de Memória: é o conjunto de bits que pode ser, simultaneamente, lido ou escrito (gravado) na memória. Tipicamente, as memórias têm palavra de 8, 16, 32 ou 64 bits (1, 2, 4 ou 8 bytes). Para quantificar grupos múltiplos de bytes referencia-se 1024 como sendo 1k (múltiplos de 210);

- Posição da Memória: é o local onde se armazena uma palavra. A cada posição está associado um endereço, que é um código binário utilizado para

D

E

C

L

I

N

H

A

DECODIFICADOR COLUNA

C

O

N

T

R

O

L

E

Dados Endereços

Controle



acessar a posição. A quantidade de endereços define, portanto, a quantidade de posições.

- Capacidade (Densidade) da Memória: é a medida do total de bits que ela armazena. Calcula-se a capacidade da memória multiplicando-se a quantidade de posições pela largura da palavra. A capacidade da memória é normalmente expressa em tantas posições de tantos bits. Exemplo: Uma memória de 1024 posições, com palavras de 8 bits, tem uma capacidade de 8 x 1024 = 8192 bits. Ao expressar a capacidade de memória em bits mascara-se a sua organização interna (ou seja, o tamanho da palavra), e uma vez que essa organização é fundamental para a escolha e a associação das memórias num projeto, é comum referir-se à capacidade das memórias em termos do número de posições x tamanho da palavra.

A memória é geralmente apresentada em múltiplos conforme demonstra a tabela a seguir:

Prefixo Símbolo Equivalência KiloBinary K (210)1 = 210

MegaBinary M (210)2 = 220 GigaBinary G (210)3 = 230 TeraBinary T (210)4 = 240 PetaBinary P (210)5 = 250 ExaBinary E (210)6 = 260

ZettaBinary Z (210)7 = 270 YottaBinary Y (210)8 = 280

Em geral, o tamanho da célula depende da aplicação desejada para a máquina.

Empregam-se células pequenas em máquinas mais voltadas para aplicações comerciais ou pouco cientificas. Uma memória com células de 1 byte permite o processamento individual de caractere, o que facilita o processamento de aplicações como editores de textos. Exemplo: Memória de 1024 x 8 bits, ou 1024 Bytes, ou ainda 1 KByte.

Os endereços, codificados em binário, são apresentados ao módulo de memória através da via de endereço (address bus). Portanto, a cada posição de memória corresponde um endereço, em binário. Uma memória de 1024 posições terá 10 bits de endereço (1024 = 210); por outro lado, uma via de endereços de 16 bits poderá endereçar uma memória com 216 = 65536 posições (64K).

- Tempo de acesso: quantidade de tempo necessária para busca (leitura) ou armazenamento (escrita). 7.3 – Características quanto a funcionalidade das memórias

Inúmeras são as características de acordo com as quais pode-se classificar as memórias em categorias, tais como: modos de acesso, volatilidade e tipo de armazenamento. Convém ressaltar na dinamicidade de implantação de tecnologias fazendo-se uso de implementações da composição de memórias.



7.3.1 – Modos de Acesso Existem memórias de Acesso Seqüencial. Nelas, as posições de memória

estão fisicamente organizadas em lugares sucessivos, e a leitura ou escrita de uma certa posição requer que se “caminhe" sobre todas as posições anteriores. Como ocorre com as fitas magnéticas: só se consegue atingir trechos no final da memória passando sobre os trechos iniciais. Dessa forma, o tempo necessário para se ter acesso a uma dada posição de memória (chamado de tempo de acesso), será tanto maior quanto mais distante a posição desejada estiver da posição inicial. Os discos magnéticos e as fitas magnéticas são dois típicos exemplos de memórias com acesso seqüencial.

Outro tipo de memória é o de Acesso Direto ou Aleatório (RAM - Random Access Memory). Nessas é possível realizar-se a seleção direta de qualquer posição sem ter que passar sobre posições anteriores. O que caracteriza a memória de acesso direto é que o tempo de acesso é o mesmo para todas as posições, independentemente da posição inicial. O termo Random Access Memory - RAM que deveria ser aplicado para diferenciar memórias de acesso direto ou "aleatório", das seqüenciais, tem sido usado inadequadamente para descrever as memórias do tipo lê-escreve. As memórias apenas de leitura, ROM (Read-Only Memory), também são de acesso direto, e não são comercialmente referidas por RAM. 7.3.2 – Formas de Operação

Há duas operações possíveis no uso de memórias em geral: operação de somente leitura e operação de escrita e/ou leitura.

- Operação de somente leitura: é oportunamente aplicada quando da relação entre processos em que há a necessidade de saber-se o conteúdo (dados) num determinado endereço de memória. Para tanto o sistema de memória identifica a solicitação e recupera as informações, tornado-as legíveis em sua saída.

- Operação de escrita e/ou leitura: reúne as funcionalidades da leitura conjuntamente com a permissão da ação de gravação da informação num endereço de memória específico. O ato de gravar (armazenar ou escrever) refere-se a atribuição do valor da entrada, do sistema, no endereço identificado.

7.3.3 – Volatilidade

Com relação à capacidade de reter os dados armazenados, os dispositivos de memórias podem ser divididos em duas categorias: voláteis e não-voláteis.

As memórias voláteis mantêm o seu conteúdo armazenado apenas enquanto estiverem “alimentadas" com energia elétrica. As memórias não-voláteis mantêm seu conteúdo mesmo que falte energia.

Tipicamente as memórias magnéticas são não-voláteis. As memórias do tipo lê-escreve de acesso direto são em geral voláteis, enquanto que as memórias de apenas-leitura, as ROM (Read-Only Memory) e seus derivados PROM, EPROM, EPROM (E2PROM) e EAROM são memórias não-voláteis.

Anteriormente ao advento das memórias a semicondutor, as memórias de núcleo de ferrite, core memory, cumpriam essa função de memórias tipo lê-



escreve com a vantagem de serem não-voláteis, mas com os enormes inconvenientes de seu grande tamanho e consumo.

7.3.4 – Tipo de Armazenamento

De acordo com a forma como a informação é armazenada, existem dois tipos de memórias lê-escreve: as Estáticas e as Dinâmicas. 7.3.4.1 – Memórias Estáticas

As memórias estáticas são velozes e simples de serem utilizadas: a célula básica (a unidade que armazena um bit de informação) é constituída por um flip-flop tradicional que armazena "0" ou "1" (conteúdo daquela posição). Seu inconveniente é que a célula tem dimensões grandes, o que limita a quantidade de posições que se consegue integrar em uma pastilha.

Como é uma memória baseada na tecnologia de transistores consome mais energia (o que gera mais calor) comparando-se com a memória dinâmica sendo significativamente mais rápida. É frequentemente usada em computadores rápidos. Possui uma capacidade de armazenamento bem menor que a memória dinâmica.

Na figura 99 vemos um sistema de memória estática de 1024 por 4. Isto significa que ela está formada por 64 linhas e 16 colunas (64 x 16 = 1024) e o tamanho da palavra (byte) é de 4 bits. Como esta memória é formada por uma palavra de 4 bits, teremos 4 planos com arranjo de 1024 endereços para cada um, formando a memória 1024 x 4.

(a)



(b)

Fig. 99 – a e b - Posicionamento de memórias relativo a endereçamentos e dados

7.3.4.2 – Memórias Dinâmicas

Esta é uma memória baseada na tecnologia de capacitores e requer a atualização periódica do conteúdo de cada célula do chip consumindo assim pequenas quantidades de energia, no entanto possui um acesso lento aos dados. Uma importante vantagem é a grande capacidade de armazenamento oferecida por este tipo de tecnologia. 7.4 – Associação de Memórias

É possível fazer associações de memórias a fim de se obter maior capacidade de armazenamento total de um sistema.

Existem dois tipos básicos de associações: - Associações paralelas de memórias: para o aumento do número de linhas

de dados por posição de memória. - Associação série de memórias: para aumento do número de posições de

memória.

7.4.1 – Associação paralela de memórias Para aumentar o número de linhas de dados por posição de memória,

devem-se ligar em paralelo as linhas de endereço e controle mantendo-se independentes as linhas de dados.



Com isto, ao selecionar-se uma determinada posição (dada pelas linhas de endereço) todas as memórias estarão endereçadas na mesma posição, porém com dados independentes. Ao se manipularem as linhas de controle, todas as memórias estarão no mesmo estado (leitura, escrita, etc) multiplicando-se, assim, a capacidade de bits por posição de memória.

Fig. 100 – Associação de memórias em paralelo

Neste tipo de configuração, tem-se um subsistema de memórias com total de linhas de dados igual ao somatório das linhas de dados das memórias ligadas em paralelo.

Exemplo: Montar uma memória de 1k x 8 a partir de memórias 1k x 4. Interligam-se as linhas de endereço e controle, mantendo as linhas de dados independentes.

Fig. 101 – Associação de memórias em paralelo de palavras de 4 bits formando palavras de 8 bits



7.4.2 – Associação série de memória Para aumentar o número de posições de memória devem-se ligar em

paralelo as linhas de endereços, dados e controle, mantendo-se independentes somente as linhas de habilitação de memória. Estas linhas são controladas por um circuito combinacional que deve fazer a seleção das memórias de forma seqüencial (habilitando-as uma por vez). Assim, o endereço inicial de uma memória é a posição imediatamente subseqüente ao endereço final de memória anterior, colocando as memórias em série. O controle deste circuito combinacional que faz a seleção das memórias é realizado pelas linhas de endereços que completam o endereçamento total do sistema.

Fig. 102 – Associação de memórias em série

Exercícios: 1 – Utilizando blocos de RAM 1 k x 4, forme uma de 1 k x 8. Escreva as palavras de endereços inicial e final. 2 – Idem ao anterior, para a partir de blocos RAM 8 x 4 formar um sistemas 16 x 8. 3 – Preencha o quadro com as memórias que representem as características dadas. 7.5 – Tipos de memórias em sistemas processados

Memórias aplicáveis a circuitos onde há o envolvimento de sistemas baseados em instruções e ações através de processamento, são denominadas como dispositivos indispensáveis ao seu bom funcionamento. Dentre os tipos de memórias com funcionalidades assemelhadas podemos descrever as memórias: principal e secundárias, respectivamente obedecendo a ordem de maior custo e velocidade.

Pode-se visualizar a comparação entre os tipos de memória através da visão hierárquica da organização dos dispositivos de armazenamento de forma



que a CPU acessa primeiramente os mais próximos dela, ou seja, os mais velozes, e de acordo com a necessidade os demais. Os dispositivos mais velozes que possuem um custo mais alto (costlier) por byte armazenado e uma capacidade de armazenamento menor. Já os mais lentos possuem um custo por byte armazenado menor e uma grande capacidade de armazenamento. O usuário tem a ilusão de que a memória é única e com a capacidade do dispositivo de armazenamento secundário.

Fig. 103 – hierarquia do sistema de memória

7.5.1 – Memória Principal (memória de trabalho) A memória principal é um local de armazenamento de acesso rápido onde

são guardadas as instruções e os dados de que a CPU necessita para a execução de uma dada tarefa.

A memória principal é constituída por três tipos de memórias distintos: - Memória ROM; - Memória RAM; - Memória Cache.

7.5.1.1 – Memória ROM (Read-Only Memory)

As ROM’s são memórias, de características de busca de informações por acesso direto (aleatório), que possibilitam ao sistema efetuar somente leituras sobre os dados armazenados na sua estrutura, sendo impossível a interação direta do sistema na gravação de dados no instante do processamento. São usadas basicamente para o armazenamento de informações que não estão sujeitas à mudanças ao longo do processamento. Memórias do tipo ROM surgiram a partir da necessidade de armazenar informação (programação, tabelas,



constantes, etc.) em equipamentos micro-programados. Antes do surgimento e consolidação das memórias a semicondutor, diversas outras tecnologias foram utilizadas como: memórias capacitivas e memórias indutivas.

Nos microprocessadores, o programa básico (BIOS - Basic Input/Output System) é fixo e armazenado numa ROM, enquanto que os programas aplicativos e os dados manipulados são armazenados em memórias do tipo lê-escreve.

O conteúdo de uma ROM é gravado no momento da fabricação da memória, ou opcionalmente posteriormente, fazendo-se uso de dispositivo gravador especial. 7.5.1.1.1 – Tipos de memória ROM

As memórias ROM podem ser classificadas quanto às formas possíveis de controlar-se a forma de gravação/deleção dos dados, são elas: PROM, EPROM e EEPROM.

- Memórias Mask-ROM (Read-Only Memory): são o tipo mais antigo de memória ROM. Ela é composta de uma matriz de células de diodos ou transistores. A programação da memória com 1 ou 0 é feita pela conexão ou não de dispositivos à grade da memória, o que é feito durante a etapa de fabricação da memória, na fase de metalização das conexões.

(a) (b)

Fig. 104 – Memória Mask-ROM

Observando a figura 104a percebe-se que a Mask-ROM é composta por

uma matriz de uma memória com 4 posições de 4 bits. Os endereços E1 e E0 selecionam uma das quatro posições, ativando um das linhas S0 a S3 com um nível 1. A linha ativada, por exemplo, S0 provoca a condução dos diodos que a une às saídas. O conteúdo armazenado na posição selecionada, ou seja 1101, surge então na salda. Para evitar problemas de fan-out nas linhas de seleção, e diminuir as correntes envolvidas, as ROM utilizam transistores ao invés de diodos em cada um dos nós. Dessa forma, quem deve fornecer as maiores correntes, não é mais o decodificador, mas a própria fonte de alimentação, cabendo às linhas de



seleção o fornecimento da reduzida corrente de base dos transistores que estiverem a ela ligados (figura 101b). No caso de dispositivos MOS essas correntes são ainda menores. O conteúdo da memória deve ser fornecido pelo consumidor ao fabricante de memórias para que, na fabricação de memória, a máscara de metalização seja tal que faça as conexões corretas. É claro que essa programação (metalização) uma vez feita, não pode ser desfeita.

- Memórias PROM (Programmable ROM): É semelhante à ROM programável por máscara, exceto pelo fato de ser o usuário quem faz a programação do seu conteúdo, utilizando programadores de PROM.

Internamente as PROM são também constituídas por uma matriz de diodos ou transistores como as ROM; com a diferença que esses dispositivos encontram-se previamente ligados à grade da memória, o que significa ter valor lógico 1 armazenado ou todos os bits. O procedimento de programação consiste em gravar 0 nas posições desejadas o que é conseguido “queimando-se" minúsculos fusíveis existentes na grade, para cada bit, de forma a separar os transistores da grade (fig. 102).

Fig. 105 – Detalhe fusível gravação da PROM

A configuração acima indica o dispositivo de reação física com elementos elétricos para gravação. O fusível é queimado selecionado-se na PROM o endereço e a linha de dados desejados, e aplicando-se um pulso tensão considerada alta, tipicamente de 10 Volts a 30 Volts, através de um pino especial da pastilha. Esse procedimento também é feito uma só vez, o que significa que se a programação foi errada, a pastilha estará perdida. Entretanto o custo da pastilha é bem menor que o de uma ROM já que não é fabricada sob medida.

- Memórias EPROM (Erasable Programmable ROM): As EPROM’s são programáveis pelo usuário, mas podem ter seu conteúdo apagado. O processo de apagamento faz com que se tenha retorno ao estado inicial, com conteúdo 1 em todos os bits. Contrariamente a tecnologia de "fusíveis" utilizados nas PROM, as EPROM’s baseiam-se em programação por armazenamento de carga. Cada bit da memória possui um transistor MOSFET com dois GATES, um deles flutuante, não conectado à grade da memória, e isolado por material de altíssima impedância. Em estado "apagado" (estado de fabricação) esses transistores não conduzem quando selecionados e o conteúdo das posições de memória é levado a 1 por



resistores chamados de pull-up. Para gravar um valor 0 numa determinada posição, aplica-se uma alta tensão no Gate flutuante, o que causa uma ruptura (break-down) no material isolante e permite o acúmulo de cargas no Gate flutuante, as quais ali permanecem mesmo após o término do pulso de tensão, devido à alta impedância do material isolante. A presença dessas cargas no Gate do transistor provoca a condução quando a posição daquele bit for selecionada, Com isso aquela linha de bit é levada para 0 (fig. 103).

Fig. 106 – Detalhe Gate flutuante no transistor CMOS

A alta impedância do material isolante, permite que uma EPROM mantenha

sua programação por no mínimo 10 anos, desde que programada adequadamente.

Para reprogramá-la, é necessário, antes, apagar a programação anterior, o que é conseguido expondo-a à luz ultravioleta (comprimento de onda a partir de 4000 Angstrons), dai elas serem chamadas de UV-EPROM. Os fótons de alta energia da luz UV colidem com os elétrons armazenados no Gate flutuante e provocam o seu espalhamento, desfazendo o acúmulo de cargas e, portanto, a programação. Existe uma quantidade limite de vezes que a EPROM pode ser apagada e regravada. Luz UV como a das lâmpadas Fluorescentes e do próprio sol provocam a degradação em período diferentes em EPROM’s sem proteção opaca (lâmpada ± 3 anos e sol uma semana).

O CI 2716 é o exemplo de uma EPROM de 16K organizada em 2048 palavras de 8 bits cada. A EPROM 2716 é alimentada com 5 volts e suas entradas operam com os níveis TTL, exceto a entrada de programação que opera com tensão de 25 volts. Este Cl não necessita de clock e nem de refresh.



Fig. 107 – Detalhe do CI EPROM 2716

Para o apagamento do CI 2716 recomenda-se sua exposição à luz

ultravioleta com comprimento de onda de 2537 Angstrons, devendo se distanciar uns 3 cm do tubo de luz, sustentando-a por aproximadamente 20 minutos.

- Memórias EEPROM (Electrically Erasable Programmable ROM): podem

ter seu conteúdo modificado eletricamente, mesmo quando já estiver funcionando num circuito eletrônico.

Assim como as EPROM’s, as memórias EEPROM são apagáveis e reprogramáveis, com o diferencial de que a modificação elétrica pode ser efetuada sem necessidade de uso de equipamentos adicionais (apagadores e programadores). Pode-se, por exemplo, programar apenas um bit, ou um byte, sem a necessidade de alteração em toda a memória.

A EEPROM também tem sua célula constituída de transistores com Gate flutuante, embora o material isolante seja de uma espessura muito menor. Desta forma cada bit pode ser apagado pela aplicação de uma tensão no Gate não flutuante, oposta à que gerou as cargas na gravação. A EEPROM, apesar do nome ROM, permite leitura e escrita; contudo, ela não substitui o uso da memória do tipo lê-escreve devido ao seu tempo de escrita elevado, apresenta custo muito maior e aceita um número limitado (10 mil) de ciclos de apagamento/gravação.

Com essas características, e lembrando que a EEPROM não é volátil, ela é muito útil para o armazenamento de dados que devem ser preservados quando o equipamento for desligado, ou se ficar sem alimentação. Tipicamente esses dados podem ser alterados, desde que não freqüentemente, ao longo da operação. Esses seriam os casos dos dados de configuração de um equipamento, dos dados de tabelas, etc.



- Memórias Flash: semelhantes às EEPROM’s são mais rápidas e de menor custo.

As memórias flash são uma outra alternativa para aplicações de memórias não-voláteis que requerem reprogramação no circuito e maiores capacidades/ densidades. Tais memórias são um misto de EPROM e EEPROM: são eletricamente apagáveis como a última, mas o apagamento necessariamente é feito em toda a memória, como na primeira. Não é possível apagar byte a byte. O tempo de apagamento e regravação é bastante pequeno, cerca de 5 segundos para 1 Megabit, mas pode exigir uma tensão adicional de 12 Volts, conforme o fabricante.

- CD-ROM: são discos ópticos que retêm os dados não permitindo sua

alteração. - DVD-ROM: são discos ópticos, tal como os CD-ROM, mas de alta

densidade.

7.5.1.2 – Memória RAM (Random Access Memory) O termo RAM é usado para designar uma memória de acesso direto (randômico), ou seja, memória com igual facilidade de acesso a todos os endereços, no qual o tempo de qualquer um deles é constante, tanto para leitura quanto para escrita. A RAM possui características de sensibilidade a volatilidade, ou seja, necessita de alimentação enquanto se estiver efetuando operações, sendo que a falta de energia faz com que se perca todos os dados não salvos.

Fig. 108 – Estrutura da memória RAM CI 74189

O controle de entrada G1, quando ativo, permite que operações possam ser

efetuadas. Operação de Escrita:



(1) Colocar endereço nas linhas de endereço; (2) Colocar dados nas linhas de entrada de dados (D’s); (3) Ativar CS e WE (Escrita). Operação de Leitura: (1) Colocar endereço nas linhas de endereço; (2) Ativar CS e Desativar WE (Leitura) ; (3) Ler dados pretendidos nas linhas de saída (Q’s).

7.5.1.2.1 – Tipos de Memória RAM

Existem RAM’s de dois tipos: Estáticas, ou SRAM, e dinâmicas, ou DRAM.

- Memórias SRAM: são dispositivos em que os diversos bits são armazenados em dispositivos do tipo Flip-Flop que podem manter indefinidamente o seu conteúdo enquanto estiverem alimentados eletricamente.

Fig. 109 – Célula SRAM

O bit a ser escrito é apresentado à entrada InPut do Flip-Flop, contudo só

será escrito se a sua linha de CS estiver ativa, o que quer dizer que a linha de Seleção da célula, CS, deve estar ativa, e a linha de Escrita, WR, também deva estar. A linha CS controla não apenas a escrita na célula, mas também a leitura do seu conteúdo. Se aplicarmos, na linha CS, um nível alto, na saída da célula terá uma impedância alta.

- Memórias DRAM: são dispositivos em que cada bit é representado pela carga elétrica de um pequeno capacitor. Como todos os capacitores, estes têm fugas, e apenas conseguem manter a carga durante um intervalo de tempo muito limitado. Daí a necessidade de incluir um circuito de refresh (refrescamento _ máximo de 2 ms) de constante reescrita do conteúdo da RAM, de forma a que todos os capacitores vejam periodicamente reposta a respectiva carga.

Um exemplo disso: se a organização da memória for de 4k x 1, que corresponde uma organização de 64 x 64 (linhas x colunas) e, como regra geral a operação de refresh realiza-se linha por linha com intervalos regulares no tempo, é necessário que em cada 2ms / 64 linhas = 30 µs a atividade normal da memória seja interrompida e se efetue a leitura de uma posição da linha que está sendo “renergizada” e cujo endereço é indicado por um contador binário de 6 bits que é incrementado cada vez que esta operação é realizada.

A Fig. 110 apresenta um esquema simplificado de uma célula (1 bit) de memória dinâmica.



. Fig. 110 – Célula DRAM

As DRAM’s são bem menores que as SRAM’s pois 1 bit pode ser

armazenado em um único capacitor, através do acionamento de um único transistor, conforme demonstrado. A SRAM é mais cara, 4 vezes mais volumosa, não precisa de refresh, seu acesso é no pior caso em 40% o valor de unidade de tempo em relação a DRAM. A DRAM tem menor custo e por isso mais utilizada nos computadores, mesmo sendo quase três vezes mais lenta.

A SRAM é usada principalmente para caches de nível 1 (embarcada no chip do microprocessador) e 2 (primeiro nível da memória RAM externa), onde o microprocessador procura antes de procurar na DRAM. 7.5.1.3 – Memória Cache

É uma memória de alta velocidade que faz a interface entre o processador e a memória de trabalho do sistema.

A grande maioria dos computadores atual possui uma memória hierárquica, na qual a memória mais rápida é a memória cache. A memória cache pode estar embutida (integrada) dentro do processador ou ser externa a ele. A memória cache possui uma organização diferente da memória principal e é chamada de memória associativa.

A cache é controlada, na grande maioria dos casos, pelo hardware da unidade de controle da CPU (processador). Devido a isto, e em especial a sua tecnologia, ela é a forma de armazenamento mais rápida, depois dos registradores da CPU.

Funcionamento da cache: A memória principal é dividida em blocos menores ou iguais a uma página. Cópias dos blocos mais intensivamente utilizados são mantidas na cache a na memória principal. Quando o programa tenta referenciar o espaço de endereçamento, ele apresenta o endereço virtual ao hardware. O hardware da cache verifica se o bloco correspondente ao endereço referenciado está na cache. Se o conteúdo da posição endereçada estiver na cache ele é buscado ou alterado nela. Se não estiver lá, ocorre uma falta de bloco na cache e o bloco requerido é copiado da memória principal para a cache. Após o bloco ser carregado na cache a instrução é executada de novo. Se página da memória principal que foi referenciado na cache não está presente, então é gerada uma exceção. Esta exceção é tratada pelo sistema operacional para que a



transferência da página do disco para a memória principal ocorra, e em seguida, o bloco da memória principal seja transferido para a cache. A vantagem de uma hierarquia de memória é que um espaço de endereçamento virtual amplo (do tamanho da memória secundária) pode ser obtido com um tempo de acesso efetivo apenas ligeiramente superior ao do nível mais rápido – o nível da cache.

Cache interna (L1): fisicamente disposta internamente ao processador, interagindo exclusiva e diretamente com os registradores do mesmo (CPU). A memória cache L1 trabalha com o clock interno do processador.

Cache externa (L2): fisicamente disposta externamente ao processador, localizada na placa gerenciadora do sistema (placa mãe), geralmente no barramento de saída do processador. A memória cache L2 trabalha com o clock do barramento de comunicação (pode ser 100, 133, 266, 400 MHz).

Segundo descrição em http://www.clubedohardware.com.br/duvidas/61: “Nos testes que realizamos, um micro sem cache de memória ficou 30% mais lento para processamento, 20% mais lento para acesso a disco e 10% mais lento para acesso a vídeo.” (29 de março de 2005)

Fig. 106 – Sistema de memória de um processador de 32 bits



7.5.2 – Memória Secundária (memória de massa) É a principal localização em sistemas digitais de armazenamento de dados

persistentes (não-voláteis). Os obrigatoriamente necessitam ser transferidos do mecanismo de memória secundária (discos ou drivers) para a memória principal para possibilitar a execução de instruções e manipulações. Após serem utilizados retornam ao mecanismo, atualizados. Possuem alta capacidade de armazenamento e custo muito menor quando relacionada às memórias principais.

Entre os tipos de memórias secundárias podem ser citados os discos e fitas magnéticos e drivers digitais portáteis/removíveis (drivers de memória).

O disco rígido é o principal meio de armazenamento em disco magnético, Também conhecido como HD (Hard disk), associa muito bem a relação entre custos por quantidade armazenada. O disco flexível (floppy disks) tem custo reduzido e fácil portabilidade, entretanto apresenta velocidade baixa e pouca capacidade. Um misto entre os dois tipos são os discos removíveis, o qual atualmente apresenta facilidade de operação, apesar do custo não torná-lo tão acessível.

As fitas magnéticas normalmente utilizadas para armazenagem Off-Line, ainda, continuam sendo a primeira opção para cópia de sistemas e bases de dados (backup). Apresentam uma velocidade de acesso relativamente alta por tratar-se de mecanismo de acesso seqüencial.

Dependendo da necessidade de aplicação cada dispositivo de armazenamento tem sua importância e funcionalidade, sem referenciar qual dentre eles seja superior. Então, dentre as características críticas estão o tipo de aplicação, a velocidade de acesso, a relação custo-benefício, a portabilidade, o método de acesso e a capacidade suportada. 7.5.2.1 – Disco Rígido

Acessa os dados através do método direto. Um disco rígido eficiente deve poder agregar dados com características mínimas de tamanho de registro contínuos suportáveis através da alocação de endereçamento. Apresentar velocidades de leitura e gravação de dados tangíveis, atentando para os parâmetros dos tempos de execução de busca, latência e transferência.

- Tempo de Busca (Seek Time): em cada operação de leitura/gravação acontece uma procura física entre o dispositivo de cabeça de leitura/gravação até o cilindro, este tempo é conhecido como Seek Time. O cilindro é composto por trilhas e setores, pelo quais a(s) cabeça(s) precisam se deslocar. No pior caso o tempo de busca corresponde ao deslocamento da cabeça da primeira até a última trilha.



Fig. 107 – Representação e funcionamento de um disco rígido

- Tempo de Latência (Rotational Delay): tempo que o mecanismo de

leitura/gravação leva sobre a trilha buscada para iniciar a transferência dos dados. Este tempo de espera é o atraso necessário para posicionamento do mecanismo sobre o setor correspondente, sendo o pior caso a espera por uma volta completa do disco. O tempo médio fica algo em torno de meia volta do cilindro.

- Tempo de Transferência (Transmissão): tempo necessário para transferência dos dados após posicionamento das cabeças de leitura/gravação na posição desejada do disco.

Desta análise resulta que o tempo total de acesso a determinado dado é o

somatório dos tempos de busca, latência e transferência. Assim: TAcesso = TBusca + TLatência + TTransferência

Exemplo: Supondo um acesso à um dispositivo que gira a 3000 rpm em que se pretende transferir 5 kbytes;

- Neste caso: TLatência = 10 ms (tempo de meia volta); - Supondo que sejam gastos 40 ms para se localizar a trilha a ser lida: TBusca = 40 ms; - Considerando um dispositivo com taxa de transferência de 1000 kbytes/s: TTransferência = 5 ms;

Assim:

trilha

cilindro

spindle atuador

movimento do atuador

braço

cabeças de leitura/gravação

setor (arco de uma trilha



TAcesso = 10 ms + 40 ms + 5 ms = 55 ms 8 – Dispositivos Lógicos Programáveis

PLDs (Programmable Logic Devices - Dispositivos Lógicos Programáveis) são circuitos integrados cujas conexões internas podem ser configuráveis de acordo com as necessidades de projeto.

8.1 – Terminologias e organização dos PLD’s

Há três tipos principais de organização interna nos PLD’s: a) SPLD (Simple Programmable Logic Device) ou somente PLD; b) CPLD (Complex PLD); c) FPGA (Field Programmable Gate Array),

e dois tipos principais de programação: a) irreversível: fusíveis são queimados, destruindo conexões que não podem ser restabelecidas; b) reprogramável: células de memória controlam interconexões programáveis e funções internas – EPROM, EEPROM, FLASH, SRAM.

- Capacidade Lógica: medida em número de portas 2-input-AND. Chegando

a 250.000 portas (dados do ano de 2006); - Densidade Lógica: quantidade de lógica/unidade de área - Bloco Lógico: bloco lógico replicado em FPGA’s - Chave Programável: dispositivo que programa a conexão de elementos

lógicos e de fios.

Os dispositivos cuja programação é baseada em anti-fusível não podem ser

reconfigurados, dificultando as etapas de testes e/ou simulações no projeto, minimizando a possibilidade de correções e modificações, acarretando em perdas substanciais Para realizar a programação desses dispositivos existem alguns



softwares que são desenvolvidos pelos próprios fabricantes de PLDs e fornecidos aos projetistas, de acordo com o elemento a ser programado.

Os circuitos integrados desenvolvidos com finalidades programáveis podem ser divididos em dois grupos de integração: circuitos integrados padrões e circuitos integrados de aplicação específica (ASIC).

Os circuitos integrados padrões (reprogramáveis) são compostos pelos circuitos integrados de funções fixas, que correspondem aos componentes digitais básicos (funções AND's, OR's, NAND's, NOR's Exclusivos, Flip-Flops, etc.), pelos microprocessadores e pelos circuitos integrados reconfiguráveis, ou programáveis (dispositivos lógicos programáveis). São classificados em SSI (integração de pequena escala) e MSI (integração de média escala), normalmente construídos em lógica TTL, ou CMOS, possuindo funções analógicas e digitais de propósito gerais, baixo custo, devido a sua produção em massa, com blocos funcionais bastante simples.

Microprocessadores/Microcontroladores são componentes extremamente flexíveis devido a sua programabilidade. A programação do componente torna-o flexível para implementação de vários tipos de aplicações, entretanto, a implementação de um algoritmo por software será mais lenta que quando implementada por um hardware equivalente. Assim, para alguns casos, a tarefa deverá ser implementada por hardware.

Os componentes ASIC (circuitos integrados de aplicação específica) são programados através de interconexões metálicas usadas na fabricação de circuito integrado (irreversíveis), sendo também denominados de MPLD´s (Mask-Programmable Logic Device, ou seja dispositivos de lógica programável por máscaras, e portanto, necessitam de ter suas funções definitivas de operação implementadas na própria construção do componente.

Os ASIC são subdivididos em circuitos integrados denominados FULL CUSTOM (baseado em transistores) e circuitos integrados denominados SEMICUSTOM (baseado em células – blocos lógicos de Flip-Flop’s). As figuras a seguir representam as simbologias de um PLD.

Fig. 108 – Representação do circuito com possibilidade de programação



Fig. 109 – Simbologia simplificada de um PLD

8.2 – Classificação/Organização dos PLD’s Os PLD’s são classificados pela complexidade de implementação de

circuitos a partir de componentes básicos. Conforme descrito, anteriormente, existem três formas de organização dos PLD’s: SPLD (Simple Programmable Logic Device) ou somente PLD, CPLD (Complex PLD) e FPGA (Field Programmable Gate Array). 8.2.1 – SPLD (Simple Programmable Logic Device) ou PLD

Um PLD é um arranjo de portas AND que recebe entradas do sistema e gera termos de produtos enquanto um arranjo OR produz as saídas do sistema (figura 110).

Fig. 110 – Arquitetura básica de um PLD

Os parâmetros de complexidade de um PLD são: número de entradas,

número de produtos e número de saídas (somas). É possível construir três tipos de PLDs, dependendo da flexibilidade de programação:

a) PROM (Programmable Read-Only Memory): somente o arranjo de portas OR é programável. Produtos são fixos, mas é preciso escolher quais produtos serão conectados a cada porta OR (figura 111);



Fig. 111 – Arquitetura SPLD - PROM

b) PAL (Programmable Array Logic): apenas o arranjo de portas AND é programável. As portas OR recebem um número fixo de produtos, mas a composição de cada produto é programável (figura 112);

Fig. 112 – Arquitetura SPLD - PAL

c) PLA (Programmable Logic Array): ambos os arranjos são programáveis (figura 113).



Fig. 113 – Arquitetura SPLD - PLA

O método mais comum de programação de um PLD é o rompimento de um fusível, através do envio de uma corrente de alta intensidade através do fusível que se deseja queimar.

A desvantagem deste método é sua irreversibilidade: os fusíveis não podem ser reconstituídos. Nas EPLDs (Erasable Programmable Logic Devices) este problema é resolvido programando-se as conexões por meio de chaveamentos controlados por EPROMs, EEPROMs, etc.

As PLAs são mais flexíveis que as PALs, porém seu grande número de fusíveis torna a arquitetura lenta (a resistência do fusível adiciona um atraso ao sinal que o percorre). A figura 114 apresenta uma PAL 16R4.

Uma PLD pode substituir de 5 a 15 portas TTL ou CMOS.



Fig. 114 – PAL 16R4

8.2.2 – CPLD (Complex Programmable Logic Device)

Os PLD’s apresentam duas grandes limitações: a) impossibilidade de realizar funções multiníveis; b) impossibilidade de compartilhar termos de produtos em funções diferentes. Em ambos os casos, a justificativa é o caráter fixo das interconexões: é

possível programar as funções mas não as interconexões entre as funções. Esta característica foi acrescentada aos CPLDs (Complex Programmable Logic Devices).

Um CPLD pode ser visto como a montagem de dois elementos (figura 115):



Fig. 115 – Configuração de um CPLD a) uma célula programável que realiza uma função universal de n variáveis.

Diversas implementações são possíveis: um multiplexador, uma memória, um arranjo AND-OR, etc.

b) uma rede de interconexão que seleciona as entradas das células entre as variáveis externas e as saídas das células programáveis.

O circuito MAX (Multiple Array Logic) da Altera é um exemplo típico de arquitetura CPLD. A figura 116 mostra o circuito MAX 7000, cujas características principais são:

a) funções lógicas inclusas em um LAB (Logic Array Block); são programáveis; b) uma LAB é composta por 16 células e 32 expansões AND; c) a célula é muito simples: um flip-flop dirigido pela soma de três produtos; d) as portas AND expansoras podem ser compartilhadas por todas as células de uma LAB; e) a saída de uma célula pode ser enviada a um pino de saída ou roteada através da PIA (Programmable Interconnect Array) para outra célula.



Fig. 116 – CPLD Max 7000 da Altera

Muitas vezes os CPLDs são confundidos com FPGAs, mas existe uma

diferença importante: a programabilidade das interconexões é limitada nos CPLDs. Porém, as interconexões permitidas são previamente roteadas na manufatura e a programabilidade para o usuário resume-se à escolha destas interconexões. Em outras palavras, há somente uma ligação possível entre duas portas. Porém, esta limitação representa uma vantagem: a temporização é previsível, o que não é o caso nos FPGAs. 8.2.3 – FPGA (Field Programmable Gate Array)

Um circuito FPGA é um arranjo de células lógicas associado a uma infra-estrutura de interconexões (figura 117)

A célula lógica é uma função universal ou um dispositivo lógico com funcionalidade completa. A célula lógica pode ser programada para realizar uma dada função.

As conexões entre células também podem ser programadas, mas, diferentemente das CPLDs, estas conexões são de diferentes tipos e existem diversos caminhos entre dois pontos do circuito. Assim, é impossível prever a temporização antes da finalização do roteamento do circuito.

As células de entrada e saída também são programáveis mas com possibilidades menores que as células lógicas (geralmente são programáveis apenas a direção da informação, o tipo do elemento de armazenamento, o nível elétrico).



(a) (b)

Fig. 117 – (a) Arranjo do FPGA – (b) distribuição ASIC

Os circuitos FPGA podem ser divididos em duas grandes famílias, segundo o nível de complexidade de sua célula lógica:

a) circuitos de granulação fina: cada célula é composta de um ou diversos dispositivos de funcionalidade completa (portas NAND, por exemplo) ou alguma função universal com baixa complexidade (um multiplexador com 2 ou 3 variáveis, por exemplo). O altíssimo número de interconexões necessárias para um dado sistema traz algumas vezes uma alta dificuldade para estabelecer o roteamento neste tipo de circuito. Mas este problema é amplamente compensado pela otimização no uso das células. Exemplos deste tipo de arquitetura são os dispositivos: Crosspoint (pares de transistores), Algotronix (multiplexadores de uma variável), Actel (multiplexadores de duas variáveis), QuickLogic (multiplexadores de duas variáveis); b) circuitos de granulação grossa: a célula lógica é uma função universal com diversas variáveis de entrada (geralmente uma look-up table – tabela de predição). O exemplo típico desta família são os FPGAs Xilinx com funções de nove variáveis por célula, no melhor caso. Para realizar uma dada função, a FPGA de granulação grossa usa geralmente um número menor de células que uma FPGA de granulação fina, assim como um número menor de interconexões, mas a superfície do circuito integrado pode ser utilizada de forma menos ótima: uma porta de duas entradas, por exemplo, pode requerer uma célula completa para sua implementação, o que resulta em um desperdício de complexidade.

8.2.3.1 – Aplicações de FPGA’s FPGAs podem ser utilizados na implementação de uma grande quantidade de funções lógicas, havendo uma certa limitação para o número de variáveis de entrada, como é o caso dos outros dispositivos existentes no mercado. As implementações consistem desde simples circuitos, como somadores, subtratores e acumuladores, até circuitos mais complexos, como filtros.



Dentre as aplicações mais simples, podemos também citar codificadores (como exemplo o codificador entre bcd e binário), decodificadores e somadores com carry look-ahead. Existem várias maneiras de se implementar somadores binários, subtratores e acumuladores em FPGA. Vários métodos oferecem diferentes características entre velocidade e tamanho. Uma técnica mais compacta, mas lenta, é a técnica bit-serial, que opera em um ou dois bits por ciclo de clock, gerando soma e carry. A soma é alimentada para um registrador de saída e o carry é armazenado e usado no próximo bit. O mais compacto circuito combinacional somador ou subtrator (paralelo), consiste de cascatas de CLBs. Cada CLB implementa um somador completo, recebendo um bit de cada operando e um carry de entrada. o CLB gera a soma e um carry de saída. Uma função de 16 bits é complementada com 16 CLBs de atraso, e requer 16 CLBs. Exemplo: somador bit-serial A arquitetura do CLB é ideal para implementação do circuito aritmético bit-serial. Os dois operandos são serialmente registrados nos shift registers e enviados em LSB para a unidade aritmética serial. A soma é também gerada serialmente e convertida para dados paralelos num terceiro registrador.

A unidade aritmética possui um somador/subtrator completo de 1-bit e um carry/borrow flip-flop, e pode ser implementada num único CLB. Antes de iniciar a operação, o carry/borrow flip-flop precisa ser apagado. Subsequentemente, somas ou diferenças são passadas para o registrador de saída, enquanto carries e borrows são armazenados para inclusão no próximo bit da operação serial.

Fig. 118 – Somador/Subtrator serial

8.3 – Como transformar um programa num circuito

As funções básicas como laço, atribuição, incremento, decremento ou array podem ser facilmente implementadas com componentes comuns como veremos nos próximos itens a seguir.



8.3.1 – Variável A variável criada em um programa pode ser implementada com o circuito de

um registrador (Flip-Flop tipo D ou Latch) como por exemplo o 74173, 74172, 7476 ou 7475. A figura 119 mostra a forma de representar um registrador em um diagrama de blocos.

Figura 119: Representação de um registrador.

Na figura 119 podemos ver alguns sinais de controle para o registrador: - O sinal CARGA que serve para transferir os dados da entrada para a

saída do registrador. - O sinal ZERA que serve para levar todas as saídas a nível lógico zero.

Nos circuitos com Flip-Flop isto está disponível através dos pinos de

“Reset” dos Flip-Flops. Eventualmente pode ser encontrado um sinal de “Preset” que leva todas as saídas para nível lógico um.

O registrador pode e deve ser usado para guardar o valor de uma determinada variável, para isto basta colocar este valor na entrada do registrador e dar sinal de CARGA. Desta forma o valor presente na entrada do registrador fica armazenado em sua saída. 8.3.2 – Contador

Para implementar um contador com circuitos elétricos, basta usar um integrado que execute esta função como por exemplo o 74160, 74168, 74161, 74162 e 74191.

Circuitos contadores são facilmente encontrados com as mais variadas funções, mas a figura 120 mostra as mais comuns de serem encontradas. Nesta figura podemos notar que o contador possui até quatro entradas:

- Uma para zerar a saída do contador, isto pode ser usado para inicializar o contador.

- Uma para carregar um valor pré-determinado para o início da contagem (funcionando como o carga dos registradores, coloca na saída do contador o que está presente em sua entrada).

- Um sinal de incrementa (INC) e outro de decrementa (DEC) que indicam quando o contador esta habilitado para contar e se esta contagem deve ser feita incrementando ou decrementando o valor na saída do contador.



Figura 120: Representação de um contador.

O contador pode ser usado para fazer “loops”, incrementar ou decrementar

variáveis ou carregar (inicializar) uma variável com qualquer valor diferente de zero. Para isto basta ligar os sinais de INCrementa, DECrementa, ZERA ou CARGA. 8.3.3 – Array

Os arrays implementados em programas podem ser acessados com circuitos através do Multiplex. Neste circuito, as entradas do multiplex correspondem ao array inteiro. O índice do array corresponde ao valor usado para selecionar qual entrada do multiplex estará presente na saída do circuito. Com exemplo deste tipo de circuito temos o 74150 e o 74151. O multiplex representado em diagrama de blocos pode ser simbolizado com mostrado na figura 121.

Figura 121: Representação de um multiplex.

O multiplex é um circuito que fornece em sua saída o bit “Dado[i]” onde

“Dado” é o array de bits colocado na entrada do MUX, e “i” é o indice deste array, dado pelo endereço de “n” bits. Ou seja, se houver quatro bits de endereço formando o número binário 1001 então estaremos selecionando para a saída DADO[9].



O circuito proposto anteriormente para a implementação de um array de dados permite apenas entradas de um único bit. Se estivermos interessados em criar um array onde cada informação possui vários bits, então podemos ligar diversos multiplex em paralelo (todos acionados ao mesmo tempo e pelos mesmos índices) formando palavras maiores do que 1 bit.

Uma alternativa a esta solução consiste na utilização de circuitos seletores. Os seletores permitem entradas com diversos bits porém restringem seu funcionamento a um número bem limitado de entradas (na maioria das vezes duas entradas). O funcionamento do seletor e o seu uso são idênticos ao do multiplex. Sua representação em diagramas de blocos pode ser vista na figura 122 e os circuitos 74157 e 7498 são exemplos de seletores.

Figura 122: Representação de um seletor. 8.3.4 – Testes de um IF

Muitas vezes os programa precisam testar hipóteses ou valores de variáveis e isto pode ser feito através de um teste do tipo “IF”. Algumas vezes estes testes são implementados dentro de “loops” do tipo “WHILE” ou “FOR” mas de qualquer forma nada mais são do que um testes do tipo “IF” associado a uma outra operação.

Estes testes podem ser realizados diretamente se a variável a ser testada é apenas um bit ou através do circuito comparador que fornece uma saída para indicar o resultado da comparação entre dois números. O símbolo para diagramas em bloco do comparador é mostrado na figura 123. Exemplos de circuitos que realizam este tipo de operação são o 7485 e o 74688.

Para testar variáveis entre si ou com números diferentes de “0” ou diferentes de todos os bits em “1”, podemos usar o comparador, que fornece uma saída ativa para as condições entradas iguais, entrada A maior que entrada B ou entrada B maior que entrada A. Na verdade há três bits de saída mas só um está ativo a cada instante de tempo.



Figura 123: Representação de um comparador.

É claro que os comparadores são utilizados apenas em situações onde as comparações não são triviais ou seja são diferentes de todos os bits em 1 ou em 0. Se isto ocorrer, pode ser mais simples o uso de portas lógicas ao invés de comparadores. 8.3.5 – Case

Algumas vezes porém o numero de casos a serem testados é grande. Quando isto acontecer utiliza-se um teste do tipo “CASE” que testa a mesma variável e em função do seu resultado toma diferentes procedimentos similarmente ao IF, porém no “CASE” uma mesma variável pode ser testada contra muitas possibilidades ao invés do tradicional verdadeiro ou falso. Por exemplo, num sorteio, dependendo do número sorteado teremos um ganhador diferente. O “CASE” é implementado, em termos de circuito, com um decodificador. O decodificador fornece uma saída ativa para cada combinação possível das variáveis em sua entrada e isto é usado para selecionar um determinado circuito ou procedimento. A simbologia para diagramas de bloco é mostrada na figura 124. Entre os diversos decodificadores existentes podemos citar o 74154, 74138 e o 74156.

Figura 124: Representação do decodificador.



O circuito do decodificador ativa a saída correspondente ao número que esta na entrada. Se na entrada temos três bits, na saída temos oito bits. O bit de saída que estiver ativo, por exemplo o bit 6, indica, então, que estamos autorizando a realização da tarefa “6” pois na entrada do decodificador está o número “110” binário. 8.3.6 – Somas

Implementadas com Somador. Ex.: 7483, 74181

Para se somar dois números de “n” bits, podemos usar um somador

completo com “Carry In” (CI) e “Carry Out” (CO). Estes recursos de carry também permitem que sejam cascateados (ligados em série) vários somadores ou que se implemente subtrações (com complemento de dois) de forma bem simplificada. 8.3.7 – Exemplos: a) Implementar um circuito capaz de atribuir um número a uma variável. Em algoritmo: A ← Entrada; Com Circuitos Digitais:

No circuito a cima, toda vez que o Bloco Controlador fornece um pulso de

Carga no Registrador, o número da entrada é armazenado na saída do registrador como se fosse uma variável! Esta variável não muda de valor até a próxima carga do Registrador. b) Implementar um loop FOR:



Em algoritmo: for A:= 0 to 15 do; (para-faça) Com Circuitos Digitais:

No circuito a cima, o bloco controlador deve zerar o contador, testar se SAÍDA=15 e, caso não seja, deve incrementar o contador. Testar SAÍDA=15 e incrementar contador são repetidos até que SAÍDA=15. Neste ponto, o loop acabou.

c) Ler todos os elementos de um array de 8 posições e atribuir o valor lido a uma variável. Em algoritmo: for A:= 0 to 7 do Saída ← E[A]; Com Circuitos Digitais:

O programa em algoritmo, no qual se baseia o circuito, lê os elementos do array “E” e os atribui a variável “Saída”. Como podemos perceber, para implementar este programa utilizamos os circuitos dos exemplos a e b mais um MUX capaz de selecionar uma entre várias entradas, de acordo com o índice fornecido pelo contador (variável “A”no programa).



9 – Bibliografia CRUZ, Eduardo César Alves; CHOUERI JÚMIOR, Salomão. Circuitos

Seqüenciais e Memórias. São Paulo: Érica, 1994. 105p. ERCEGOVAC, Milos D; LANG, Tomás; MORENO, Jaime H.. Introdução aos

Sistemas Digitais. Tradução: José Carlos Barbosa dos Santos. Porto Alegre: Bookman, 2000.

FERREIRA, José Manoel Martins. Introdução ao Projecto com Sistemas Digitais e Microcontroladores. Porto - Portugal: FEUP Edições, 1998. 371p.

FREGNII, Edson; SARAIVA, Antonio Mauro. Engenharia do Projeto Lógico Digital: Conceitos e Prática. São Paulo: Edgard Blücher Ltda, c1995. 498p.

LOURENÇO, Antonio Carlos [ET.AL]. Circuitos Digitais. 3ª ed. São Paulo: Érica, 1999. 321p.

TOCCI, Ronald J.; WIDDMER, Neal S.. Sistemas Digitais: Princípios e Aplicações. 7ª ed. tradução José Franco Machado do Amaral, Jorge Luís Machado do Amaral. São Paulo: LTC, 2000. 588p.

Periódicos/Apostilas: ARROZ, Guilherme; SÊRRO, Carlos. Sistemas Digitais Apontamentos das

Aulas Teóricas. Instituito Superior Técnico – Universidade do porto, Portugal: 2005. Disponível no endereço de URL http://sd.tagus.ist.utl.pt/files/ Folhas_v11.pdf. Acesso no mês Dezembro/2006

BASTOS, Sandro Rodrigo G.. Sistemas Digitais 1. Universidade de Santa cecília, Santos - SP. Disponível no endereço de URL http://professores.unisanta.br/ srbastos/Apostila%20SD1.pdf. Acesso no mês Janeiro/2007.

HEY, Hélio Leães. Circuitos Combinacionais Típicos MSI. Centro de Tecnologia - Universidade Federal de Santa Maria. Santa Maria – RS. Disponível no endereço de URL http://ensino.univates.br/~jack/eletronica_digital/cap_5.pdf. Acesso no mês Janeiro/2007.

ZAPELINI, Wilson B.. Lógica Combinacional. Centro Federal De Educação Tecnológica De Santa Catarina – CEFET-SC. Florianópolis – SC, 2003. Disponível no endereço de URL www.cefetsc.edu.br/~eletronica/download/ apostilaLC.pdf. Acesso no mês Janeiro/2007.

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Apostila Eletronica Digital Engenharia Aluno Final