Aula 2-Tguntzel/ine5406/SD_aula2T.pdfAula 2-T 1. Projeto de ULA. Circuitos Digitais e Níveis de Abstração. Funcionamento e características temporais de registradores. Cadenciamento

Universidade Federal de Santa Catarina Centro Tecnológico

Departamento de Informática e Estatística Curso de Graduação em Ciências da Computação

Prof. José Luís Güntzel [email protected]

www.inf.ufsc.br/~guntzel/ine5406/ine5406.html

Aula 2-T 1. Projeto de ULA. Circuitos Digitais e Níveis de Abstração.

Funcionamento e características temporais de registradores. Cadenciamento com sinal de relógio (clock) e análise de timing.

Slide 2T.2

1. Projeto de Unidade Lógico-Aritmética

Prof. José Luís Güntzel INE/CTC/UFSC Sistemas Digitais - semestre 2012/2

O Mercado de Eletrônica de Consumo

Computação de Propósito Geral

Dominância do Segmento Personal Mobile Devices (PMDs) Computação de Propósito Específico

•  Portabilidade (tamanho e peso) •  Alta capacidade de processamento (=alto desempenho) •  Baixíssimo consumo de energia

Slide 2T.3



O Mercado de Eletrônica de Consumo Dominância do Segmento Personal Mobile Devices (PMDs)

Usam MPSoCs (Multi-Processor Systems-on-a-Chip), fornecidos por, ou licenciados de terceiros

Slide 2T.4



O Mercado de Eletrônica de Consumo Exemplo de MPSoC: ARM CortexTM A9

http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ddi0407f/index.html

Slide 2T.5



Circuitos Digitais e Níveis de Abstração

+ n n

n

Nível de transistor

Nível de circuito elétrico

Nível lógico Nível RT MIPS

$-I

ucart

$-D

DPS

Bar.

Nível de sistema

Slide 2T.6



Nível Lógico: • Circuitos vistos como associações de portas lógicas,

latches e flip-flops (conforme visto em EEL5105). • Variáveis binárias de um bit cada.

b0

a0

s0

c1

R

S

Q C

Q

D Q C Q


Slide 2T.7



+ n n

n

entA entB

saída

n n

n

1 B A P RstP CP CB CA

0 1 mA n

Bz Az

- n n

n

Nível RT (Register Transfer): • Circuitos vistos como associações de componentes,

feitos de portas lógicas (objeto desta disciplina).


subtrator somador

multiplexador registradores

Slide 2T.8



Nível RT (Register Transfer): • Operações lógicas e aritméticas sobre vetores de bits,

os quais representam números. • Sinais de controle e de status.

BC (controle)

início

ck

Reset

pronto overflow

+

8 8

8

acum Cac

Rac =0? zero

valor

cont

overflow

set

3

dec

soma

Sinais de controle e de status

dados


Slide 2T.9



Circuitos Digitais e Níveis de Abstração Matéria Nível de abstração Componentes

Circuitos Digitais Lógico •  Portas lógicas •  Latches •  Flip-flops

Sistemas Digitais RT (register-transfer)

•  Somadores •  Subtratores •  ULAs (= unidades

funcionais compostas) •  Registradores •  Memórias •  Multiplexadores •  Decodificadores •  Bloco de controle

Slide 2T.10



Exemplo: um circuito mais complexo. • Fios que representam variáveis de mais de um bit

devem ser identificados!

BC (controle)

início

ck

Reset

pronto overflow

+

8 8

8

acum Cac

Rac =0? zero

valor

cont

overflow

set

3

dec

soma

Representando Dados em Circuitos Digitais

Prof. José Luís Güntzel


INE/CTC/UFSC Sistemas Digitais - semestre 2011/1

Slide 2T.11

Tipos de Circuitos Digitais

1. Circuitos Combinacionais: Não são capazes de reter os sinais (dados) gerados em suas saídas (tampouco os sinais que são aplicados em suas de entradas). “As saídas dependem apenas das entradas.” Usados para construção de: • Circuitos aritméticos e lógicos (somadores, subtratores, deslocadores, ULAs, comparadores, multiplexadores, decodificadores ...) • Lógica de próximo estado e lógica de saída, nos circuitos de controle




Slide 2T.12

Tipos de Circuitos Digitais

2. Circuitos Sequenciais: São capazes de armazenar os sinais de entrada (enquanto estiverem alimentados com energia). “As saídas dependem das entradas e do estado que está armazenado.” Usados para construção de: • Registradores (latches e flip-flops)




Slide 2T.13

D Q C Q

símbolo circuito com portas nand

C D Qt+1

≠↑ X Qt

↑ 0 0

↑ 1 1

tabela de transição de estados

D

C

1

Q

Q

2

4

3

5

6

Flip-flop D Disparado Pela Borda Ascendente (ou sensível à borda ascendente ou à borda de subida…)




Slide 2T.14

D Q C Q

Q

C

D

Q C D Qt+1

≠↑ X Qt

↑ 0 0

↑ 1 1


Flip-flop D Disparado Pela Borda Ascendente Exemplo de funcionamento

tco tco

Obs: Nesta disciplina assumiremos que o atraso da saída Q’ é idêntico ao atraso da saída Q. Assim, a saída Q’ será o “espelho” da saída Q.




Slide 2T.15

Q

C

D

Q C D Qt+1

≠↓ X Qt

↓ 0 0

↓ 1 1

D Q C Q


Flip-flop D Disparado Pela Borda Descendente Exemplo de funcionamento

tco tco tco tco




Slide 2T.16

D Q

C Q clear

limpa

dado

CK

Q

CK

Q

limpa

dado

clear C D Qt+1

0 ≠↑ X Qt

0 ↑ 0 0

0 ↑ 1 1

1 X X 0


Flip-flop D Disparado Pela Borda Ascendente, com Reset Assíncrono Exemplo de funcionamento

tco tco tco tco tco




Slide 2T.17

Flip-flop D

CK

D

tsu

th

Q

tsu

th

tco

valor da entrada D não é amostrado, pois tsu não foi obedecido!

Supor um Flip-flop D disparado pela Borda de Subida Características Temporais de Flip-flops

tsu = Tempo de Preparação (setup time) “Tempo antes da borda ativa de ck (subida, neste caso) durante o

qual a entrada D já deve estar em seu valor estável.”




Slide 2T.18

Flip-flop D

CK

D

tsu

th

Q

tsu

th

tco


th = Tempo de Manutenção (hold time) “Tempo, a partir da borda ativa de ck (subida, neste caso), durante o

qual a entrada D deve permanecer estável.”




Slide 2T.19

Flip-flop D

CK

D

tsu

th

Q

tsu

th

tco


tco (ou td) = Time from clock to output (ou Tempo ou Atraso de Carga) “Atraso, em relação à borda ativa de ck (subida, neste caso), para o valor

amostrado a partir da entrada D aparecer nas saídas Q e Q.”

Slide 2T.20



controle

D Q

C Q

D3

Q3

D Q

C Q

D0

Q0

D Q

C Q

D2

Q2

D Q

C Q

D1

Q1

0 1 2 3

entradas individuais

saídas individuais

Registrador com Carga Paralela

• Existe um FF para cada bit a ser armazenado • Todos os FFs “obedecem” a um mesmo sinal de

controle • O termo “carga paralela” refere-se ao fato de existir

uma entrada para cada bit, de modo que é possível carregar simultaneamente todos os bits do dado

Símbolo no nível RT

controle Reg

4

4

Slide 2T.21



controle

D Q

C Q

D3

Q3

D Q

C Q

D0

Q0

D Q

C Q

D2

Q2

D Q

C Q

D1

Q1

0 1 2 3


Q

controle

D 1001

1001

0101 0011 0000 1001

0101 0011 0000

Exemplo de funcionamento (assumindo que tsu, th e td são satisfeitos)

A cada borda de subida de “controle” um novo dado é amostrado e fica armazenado no registrador (até a próxima borda de subida de “controle”)

Slide 2T.22



controle

D Q

C Q

D3

Q3

D Q

C Q

D0

Q0

D Q

C Q

D2

Q2

D Q

C Q

D1

Q1

0 1 2 3


• Peculiaridade: a cada borda de subida de “controle” um novo dado é amostrado, mesmo que não se queira amostrar um dado novo…

• Porém, às vezes pode ser necessário que o registrador obedeça a um sinal de controle sincronizado com o sinal de relógio. (Solução na próxima transparência…)

Slide 2T.23



Cadenciamento de Sistemas Digitais

• A maior parte dos sistemas digitais são sincronizados por um sinal monótono denominado relógio (ou clock, em inglês).

• Sistemas digitais cadenciados por sinal de relógio são denominados síncronos.

• No projeto de sistemas digitais síncronos, registradores são utilizados.

Slide 2T.24



borda ascendente

borda descendente

período (T) nível alto nível

baixo

Sinal de Relógio (ou Clock)

tempo

Características: • Período (T): tempo entre duas bordas consecutivas de mesmo tipo.

Medido em submúltiplos do segundo (ms, µs, ns) • Freqüência: f = 1/T, medida em múltiplos do hertz (kHz, MHz, GHz) • Duty cycle: T1/T x 100 %, onde T1 é o tempo entre uma borda ascendente

e a borda descendente que a segue.

Nomenclatura

borda ascendente = borda de subida = borda positiva = flanco de subida etc

borda descendente = borda de descida = borda negativa = flanco de descida etc

Slide 2T.25



Preliminares: 1 ns (1 nanossegundo) = 1 x 10-9 s T = 1/f ⇒ f = 1/T 1/1s = 1 Hz

Cálculo: f = 1/ (10 x 10-9) Hz = 0,1x 10+9 Hz = 100 x 10+6 Hz = = 100 MHz

Exemplo 1: Estime o período do relógio para um circuito combinacional cujo atraso crítico é 10 ns.

Estimativa do Período do Relógio

Slide 2T.26



Cadenciamento de Sistemas Digitais Registradores são usados para criar “barreiras temporais” que isolam os circuitos combinacionais

* (obs) : 1.  Supondo que R1 e R2 sejam disparados pela borda

de subida de ck. 2. Aproximação grotesca; falta considerar as

características temporais dos registradores R1 e R2.

T (período do relógio) = Tempo disponível para C1 realizar sua operação *

R1

n

n

R2

k

k

C1 (circuito combinacional) ck

A

B

C

D

Slide 2T.27



Diagramas de Tempo

R1

n

n

R2

k

k


A

B

C

D

Supondo: • tsuR1 = tsuR2 = 1ns (tempo de setup de R1 e de R2) • thR1 = thR2 = 1ns (tempo de hold de R1 e de R2) • tcoR1 = tcoR2 = 1ns (tempo de carga de R1 e de R2) • tdc1 = 2ns (atraso crítico (máximo) de C1)

Slide 2T.28



Diagramas de Tempo

1ns 2ns 3ns 4ns 5ns 6ns 0ns 7ns 8ns

R1

n

n

R2

k

k


A

B

C

D


ck

9ns

Slide 2T.29



Diagramas de Tempo Supondo: • tsuR1 = tsuR2 = 1ns (tempo de setup de R1 e de R2) • thR1 = thR2 = 1ns (tempo de hold de R1 e de R2) • tcoR1 = tcoR2 = 1ns (tempo de carga de R1 e de R2) • tdc1 = 2ns (atraso crítico (máximo) de C1)

1ns 2ns 3ns 4ns 5ns 6ns 0ns 7ns

Dado 1

tsuR1

8ns

R1

n

n

R2

k

k


A

B

C

D A

thR1

ck

9ns

Slide 2T.30



Diagramas de Tempo


tcoR1

8ns

R1

n

n

R2

k

k


A

B

C

D


Dado 1

tsuR1

A

thR1

B Dado 1

ck

9ns

Slide 2T.31



Diagramas de Tempo


C1(Dado 1)

tdC1

8ns

R1

n

n

R2

k

k


A

B

C

D


tcoR1 Dado 1

tsuR1

A

thR1

B Dado 1

C

ck

9ns

Slide 2T.32



Diagramas de Tempo


C1(Dado 1)

tdC1 tsuR2

8ns

R1

n

n

R2

k

k


A

B

C

D


tcoR1 Dado 1

tsuR1

A

thR1

B Dado 1

C

ck

9ns

Slide 2T.33



thR2

Diagramas de Tempo


C1(Dado 1)

tdC1 tsuR2

8ns

R1

n

n

R2

k

k


A

B

C

D


tcoR1 Dado 1

tsuR1

A

thR1

B Dado 1

C

ck

9ns

Slide 2T.34



thR2

Diagramas de Tempo


C1(Dado 1)

tdC1 tsuR2

8ns

R1

n

n

R2

k

k


A

B

C

D


tcoR1 Dado 1

tsuR1

A

thR1

B Dado 1

C

ck

9ns

Período do relógio = 4ns

Slide 2T.35



thR2

Diagramas de Tempo

ck


C1(Dado 1) tcoR2

8ns

R1

n

n

R2

k

k


A

B

C

D


C1(Dado 1)

tdC1 tsuR2

tcoR1 Dado 1

tsuR1

A Dado 2 Dado 3

thR1 tsuR1 thR1

B Dado 1 Dado 2

tcoR1

C1(Dado 2)

tdC1

C

D

9ns

Slide 2T.36



thR2

Diagramas de Tempo

ck


C1(Dado 1) tcoR2

8ns

R1

n

n

R2

k

k


A

B

C

D


C1(Dado 1)

tdC1 tsuR2

tcoR1 Dado 1

tsuR1

A Dado 2 Dado 3

thR1 tsuR1 thR1

Tanto faz Tanto faz

B Dado 1 Dado 2

tcoR1

C1(Dado 2)

tdC1

C

D

9ns

Slide 2T.37



Cálculo do Período do Relógio

Conclusão. O período do relógio pode ser calculado por:

R1

n

n

R2

k

k

C1 (circuito combinacional)

ck

A

B

C

D

ck


C1(Dado 1) tcoR2

8ns

C1(Dado 1)

tdC1 tsuR2

tcoR1 Dado 1

tsuR1

A Dado 2 Dado 3

thR1 tsuR1 thR1

Tanto faz Tanto faz

B Dado 1 Dado 2

tcoR1

C1(Dado 2)

tdC1

C

D

T = tcoR1 + tdC1 + tsuR2 = = 1 + 2 + 1 = 4 ns

Slide 2T.38



Diagramas de Tempo Pergunta: Como estimar tdC1?

• Notar que C1 é um circuito combinacional

R1

n

n

R2

k

k


A

B

C

D

Slide 2T.39



Estimando o Atraso Crítico de Circuito Combinacional

0

1

0

1

1

0 1

0

1

0

1

0

0

1

1

1 R1

ck

R2

Supondo que td=1 unid. para qualquer porta lógica

Slide 2T.40




0

1

0

1

1

0 1

0

1

0

1

0

0

1

1

1

Possíveis Técnicas: 1. Simulação: repetir a análise para cada um dos 2n vetores de entrada.

R1

ck

R2


Slide 2T.41




0

1

0

1

1

0 1

0

1

0

1

0

0

1

1

1

possíveis caminhos críticos

Possíveis Técnicas: 1. Simulação: repetir a análise para cada um dos 2n vetores de entrada. 2. Análise de Timing (STA): analisar os atrasos dos caminhos entre R1 e R2.

R1

ck

R2


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