Microeletrônica

Prof. Fernando Massa Fernandes

(Prof. Germano Maioli Penello)

http://www.lee.eng.uerj.br/~germano/Microeletronica_2016-2.html

Sala 5017 E

fernando.fernandes@uerj.br

https://www.fermassa.com/Microeletronica.php

Aula - 8

Fabricação de dispositivos

Resistores

Capacitores

MOSFET

1

Sobre processo de fabricação CMOS:http://www.iue.tuwien.ac.at/phd/wittmann/node6.html

ResistênciaAlém de servir como base para o transistor PMOS, o poço-n também é utilizado para criar resistores.

Lembrando:

A resistência de um material depende de propriedades intrínsecas do material e da sua geometria.

Propriedade do mateiral: ResistividadeGeometria: Comprimento e área de seção reta

ρ→resistividade

σ=1ρ→condutividade

Revisão

ResistênciaAlém de servir como base para o transistor PMOS, o poço-n também é utilizado para criar resistores.

Lembrando: σ=1ρ=e (μnn+μμp p )

** Lei da ação das massas

np=ni pi

No poço dopado (ND >> n

i)

N D p≫p ⇒ ρ=1

e . μn .N D

μp (Si )=500 cm2

/ (V . s)

μn (Si )=1450 cm2

/ (V . s)

N DouN A ,tipicamente→~1016 -1018 cm−3

Revisão

ResistênciaAlém de servir como base para o transistor PMOS, o poço-n também é utilizado para criar resistores.

A espessura t de um processo CMOS é normalmente fixa, mas o comprimento L e a largura W são determinados pela máscara do leiaute. Podemos controlar L e W, e com isso fabricar um resistor com o valor desejado.

E o fator de escala?O valor projetado não é alterado pelo fator de escala!

* Resistência de folha

Revisão

Processo de fabricação CMOS da empresa ON Semiconductors, com tecnologia C5 (de 0,3 microns).

Resistência de folha Revisão

Resistor (poço-n)

Além de ser usado como o corpo do PMOS, o poço pode ser usado como um resistor.

Se as tensões nos terminais do resistor forem maiores que a tensão do substrato, podemos evitar que o diodo parasítico seja polarizado diretamente.

Revisão

Resistor de poço-nDetalhe do Layout

Esta é a seção reta de um resistor de poço-n após as divesas etapas de processamento.

http://www.prenhall.com/howe3/microelectronics/pdf_folder/lectures/tth/lecture4.fm5.pdf

Revisão

Regras de design (poço-n)

A medida que o leiaute fica mais e mais complicado, programas computacionas que verificam se as regras de design não são violadas são fundamentais.

O tamanho mínimo pode ser devido à qualidade de criar padrões no fotorreste enquanto que o espaçamento mínimo pode ser devido ao transistor npn parasítico.

Veremos as regras de design mais adiante no curso!

Revisão

Regras de design - históriaMOSIS – empresa que recebe os designs de diversos grupos e forma as máscaras de processamento. Os fabricantes de CI são contratados pela MOSIS e mudaram ao longo do tempo. Para transferir os leiautes e torná-los escalonáveis, criou as regras SCMOS (scalable CMOS) quando o tamanho mínimo dos fabricantes era ~1m. Com isto, o mesmo leiaute pode ser escalonado para ser usado em diferentes tecnologias usando o parâmetro . Um grande benefício da tecnologia CMOS!

As regras de design dos fabricantes normalmente sao mais rígida que a SCMOS. A regra SCMOS era flexível a ponto de atender todas as regras de uma vez. Com o passar do tempo, as regras SCMOS já não eram flexíveis o suficiente. As modificações nas regras foram necessárias para atender as novas tecnologias. Novas regras surgiram, submicron e deep-submicron (SUBM e DEEP, respectivamente).

Processos antigos ainda usam a regra SCMOS. Novas tecnologias usam as regras novas. Se um leiaute passa na regra DEEP, ele também passa nas outras!

Regras de design para os poços

No SPICE, usar “.options scale=90nm” para regra DEEP e “.options scale=180nm” na regra CMOSedu

O livro texto usa uma regra de design (CMOSedu) que é a metade da DEEP.Se o MOSIS usa um fator de escala de 90 nm na regra DEEP, o livro usa um fator de escala 180 nm na regra CMOSedu

Revisão – Processo CMOSO circuito integrado é composto por varias camadas que são formadas em etapas.

Até o momento discutimos detalhes da fabricação da camada de poço-n,como exemplo de etapa do processo CMOS.

Revisão – Processo CMOSO circuito integrado é composto por varias camadas que são formadas em etapas.

Até o momento discutimos detalhes da fabricação da camada de poço-n,como exemplo de etapa do processo CMOS.

Processos de poços gêmeos (Twin well)

No processo de poços gêmeos da figura, o poço p está conectado eletricamente no substrato.

Caso seja necessário ter o substrato e o poço p em potenciais diferentes, usa-se o processo de poços-triplos.

Diodo parasíticoUm poço-n num substrato tipo-p forma um diodo

Para evitar que este diodo seja polarizado diretamente (conduza corrente), o substrato é normalmente o ponto de menor tensão do circuito (aterrado).Idealmente, não existe corrente fluindo no substrato.

As características DC de um diodo são dadas pela equação de Shockley do diodo

Energia de Fermi (Junção pn)

Ao criar uma junção pn, como fica a estrutura de banda da junção?

Junção pn

A dopagem controla o numero de portadores e modifica o nível de Fermi!

Elétrons livres do lado n e buracos livres do lado p se recombinam na junção.

Essa região livre de elétrons livres e buracos livres é chamada de região de depleção.

(Junção pn)

DiodoAs características DC de um diodo são dadas pela equação de Shockley do diodo

http://jas.eng.buffalo.edu/education/pn/iv/index.html

DiodoAs características DC de um diodo são dadas pela equação de Shockley do diodo

ID – corrente no diodoIS – Corrente de saturaçãoVd – Tensão no diodoVT – Tensão térmica (~25mV @ 300K)n – coeficiente de emissão (relacionado com o perfil de dopagem)

DiodoAo construir um poço-n, criamos uma junção pn (um diodo) entre o poço-n e o substrato.

As junções pn têm uma capacitância parasítica de depleção.

Uma região de cargas fixas positivas e cargas fixas negativas pode ser analisada como placas de um capacitor! Essa capacitância parasítica é chamada de capacitância de depleção ou de junção.

Capacitância parasíticaA capacitância de depleção pode ser modelada pela equação

Cj0 – capacitância sem tensão aplicada na junçãoVD – tensão aplicada no diodom – coeficiende de gradação (grading coefficient)Vbi – potencial intrínseco

Essa capacitância de depleção é importante apenas quando a junção está polarizada reversamente. Quando polarizada diretamente, uma outra capacitância parasítica prevalece (capacitância de difusão).

Exemplo

Capacitância parasíticaA capacitância de depleção pode ser modelado pela equação

Exemplo de parâmetros de capacitância:

Processo com tecnologia – TSMC SCN025

Exemplo

Exemplo

Exemplo

Calcular o potencial intrínseco Vbi

Calcular a capacitância do fundo (como?)Calcular a capacitância da lateral Calcular a capacitância total

Exemplo

Calcular o potencial intrínseco Vbi

Calcular a capacitância do fundoCalcular a capacitância da lateral (como?) Calcular a capacitância total

Exemplo

ProfundidadePerímetro lateral

Exemplo

Exemplo

Exemplo

Aqui apresentamos o resultado da capacitância apenas na polarização reversa (VD negativo).

Quando o diodo é polarizado diretamente, os portadores minoritários formam uma capacitância de difusão muito maior que a de depleção!

Capacitância parasíticaCapacitância de difusão

Na polarização direta, elétrons do lado n são atraídos para o lado p (buracos do lado p são atraídos para o lado n)

Após passarem a junção, os portadores difundem em direção aos contatos metálicos. Se o portador recombina antes de chegar no contato, este diodo é chamado de diodo de base longa. Se ele chega ao contato, esse diodo é chamado de base curta.

Capacitância parasíticaCapacitância de difusão

O tempo de vida do elétron (T) é o tempo que leva para o elétron difundir da junção até ele se recombinar. Este tempo é da ordem de 10s no silício.

A capacitância de difusão é formada pelos portadores minoritários que difundem nos lados da junção. Como discutido, ela claramente depende do tempo de vida dos portadores.

Capacitância parasíticaCapacitância de difusão

A capacitância de difusão pode ser caracterizada como:

Modelo útil para análise de sinais pequenos AC. Em aplicações digitais estamos mais interessados em chaveamento de sinais altos. Em geral, em processos CMOS não desejamos ter diodos polarizados diretamente. Diodos polarizados diretamente são considerados problemas!

Atraso RC por um poço-nVimos até agora que o poço-n pode ser usado como um diodo em conjunto com o substrato e como um resistor. Como toda junção pn tem uma capacitância parasítica, ao analisar o resistor, temos que incluir essa capacitância nos cálculos.

Atraso RC por um poço-n

Este é a forma básica de uma linha de transmissão RC!

Ao aplicar um pulso de tensão na entrada, após um determinado tempo (tempo de atraso) o pulso aparecerá na saída.

Atraso RC por um poço-n

IMPORTANTE EM CIRCUITOS DIGITAIS

Como se chega nesta equação?

Linha de transmissão = Sequência de elementos RC

Atraso RC por um poço-n

IMPORTANTE EM CIRCUITOS DIGITAIS

Atraso RC por um poço-n

Tempo de atraso do circuito

Tempo de subida

IMPORTANTE EM CIRCUITOS DIGITAIS

Atraso RC por um poço-nAnalisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos RC acoplados. Como analisar?

Atraso até o ponto C (tempo de carga do capacitor até o ponto A + até o ponto B + até o ponto C)

Atraso RC por um poço-nAnalisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos RC acoplados. Como analisar?

Para um número l de segmentos:

Atraso RC por um poço-nAnalisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos RC acoplados. Como analisar?

Para um número l de segmentos:

Soma de l termos com incremento 1 (Gauss fez isso quando era criança! )

Se l >> 1

Exemplo

Simulado no spice

Tempo de subidaUma análise similar pode ser feita para determinar o tempo de subida em uma linha de transmissão RC

69 ns

Com os dados do exemplo anterior, obtemos 69 ns para o tempo de subida