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Circuitos Digitais emCircuitos Digitais emTecnologia CMOSTecnologia CMOS
EEL410 – Eletrônica IIProf. Carlos Fernando Teodósio Soares
Circuitos Digitais CMOSCircuitos Digitais CMOS
Inversor Lógico CMOS:
Entrada Saída0 11 0
Tabela Verdade
Característica de Transferência de Característica de Transferência de Tensão do Inversor CMOSTensão do Inversor CMOS
Cálculo da Tensão VCálculo da Tensão VILIL
Quando vi = VIL, QN estará em saturação e QP em triodo:
DPDN II
2
21 2
2 DSDSthGS
P
PPthGS
N
NN
VVVVLWkVV
LWk
2
21
2
2
DDoDDothDDi
P
PP
thiN
NN
- Vv - VvVVvLWk
VvLWk
Cálculo da Tensão VCálculo da Tensão VILIL
Considerando que:
P
PP
N
NN L
WkLWk
2
21 2
2 DDoDDothDDithi
- Vv - VvVVvVv
Então:
Derivando implicitamente em relação a vi:
i
oDDo
i
othDDiDDothi dv
dv - VvdvdvVVv - VvVv
Cálculo da Tensão VCálculo da Tensão VILIL
Substituindo:
Então, a equação anterior fica:
ILii
o Vvdvdv
e 1
DDothDDILDDothIL - VvVVV - VvVV
2DD
ILoVVv
Substituindo as expressões para vi e vo na equação original, obtém-se:
thDDIL VVV 2 381
Cálculo da Tensão VCálculo da Tensão VIHIH
Quando vi = VIH, QN estará em triodo e QP em saturação:
DPDN II
22
21
2 thGS
P
PP
DSDSthGS
N
NN VV
LWkVVVV
LWk
Seguindo um procedimento análogo ao anterior, obtemos:
thDDIH VVV 2 581
Cálculo das Margens de RuídoCálculo das Margens de Ruído
Margem de Ruído de nível lógico baixo:
0 2 381 thDDOLILL VVVVMR
thDDL VVMR 2 381
Margem de Ruído de nível lógico alto:
thDDDDIHOHH VVVVVMR 2 581
thDDH VVMR 2 381
Operação Dinâmica do Inversor CMOSOperação Dinâmica do Inversor CMOS
Capacitâncias Internas:
Operação Dinâmica do Inversor CMOSOperação Dinâmica do Inversor CMOS
Respostas nas transições de nível lógico:
Operação Dinâmica do Inversor CMOSOperação Dinâmica do Inversor CMOS
Observações: Uma vez que a tensão na capacitância do nó de saída
atinge seu valor de regime permanente, a corrente total no circuito será nula. Dessa forma, o consumo estático de potência será praticamente nulo.
O MOSFET de canal P é chamado de transistor de pull-up, porque é o responsável por carregar a capacitância de saída até VDD.
O MOSFET de canal N é chamado de transistor de pull-down, porque é o responsável por descarregar a capacitância de saída até zero (terra).
Cálculo do Tempo de DescidaCálculo do Tempo de Descida
Considerando que vo(0) = VDD, o transistor QNestará inicialmente em saturação. Assim:
dt
dvCVVLWk o
PthGSN
NN 2
21
dtdvCi o
PDN
dt
dvCVVLWk o
PthDDN
NN 2
21
Cálculo do Tempo de DescidaCálculo do Tempo de Descida
Resolvendo a equação diferencial:
o
thDDN
NN
P dvVV
LWk
Cdt2
21
thDD
DD
PHL VV
Vo
thDDN
NN
Pt
dvVV
LWk
Cdt20
21
1
22
1
21
21
thDDN
NN
thP
thDDN
NN
thDDDDPPHL
VVLWk
VC
VVLWk
VVVCt
Cálculo do Tempo de DescidaCálculo do Tempo de Descida
A partir de vo = VDD - Vth, o transistor QN estará operando no modo de triodo. Assim:
dt
dvCVVVVLWk o
PDSDSthGSN
NN
21 2
dtdvCi o
PDN
dt
dvCvvVVLWk o
PothDDN
NN
21 2
o
Cálculo do Tempo de DescidaCálculo do Tempo de Descida
Resolvendo a equação diferencial:
o
oothDDN
NN
P dvvvVV
LWk
Cdt
2
21
2
2
21
1 1
DD
thDD
PHL
PHL
V
VVo
oothDD
thDDN
NN
Pt
t
dvvv
VVVV
LWk
Cdt
2
1 21ln
DD
thDD
V
VVo
thDD
thDDN
NN
PPHLPHL v
VV
VVLWk
Ctt
Cálculo do Tempo de DescidaCálculo do Tempo de Descida
Finalmente, o atraso tPHL será dado por:
DD
thDD
thDDN
NN
PPHLPHL V
VV
VVLWk
Ctt 4 3ln 1
DD
thDD
thDDN
NN
P
thDDN
NN
thPPHL V
VV
VVLWk
C
VVLWk
VCt 4 3ln
21
2
DD
thDD
thDD
th
thDDN
NN
PPHL V
VVVV
V
VVLWk
Ct 4 3ln 2
Cálculo do Tempo de SubidaCálculo do Tempo de Subida
Analogamente, o atraso tPLH será dado por:
DD
thDD
thDD
th
thDDP
PP
PPLH V
VVVV
V
VVLWk
Ct 4 3ln 2
Dissipação de Potência DinâmicaDissipação de Potência Dinâmica
Energia entregue pela fonte VDD durante o carregamento da capacitância de saída:
dtiVE DPDD TOTAL
2
TOTAL
DDPDDPDD
CPDDDPDD
VCVCV
QVdtiVE
Energia armazenada em CP:2
CP 21 DDP VCE
Energia dissipada no MOSFET:2
CPTOTALP 21 DDP VCEEE
Dissipação de Potência DinâmicaDissipação de Potência Dinâmica
Durante a descarga do capacitor de saída, a energia armazenada neste será dissipada no MOSFET de canal N. Assim:
A energia total dissipada no inversor durante um ciclo de trabalho será:
2CPN
21 DDP VCEE
222NP
21
21 DDPDDPDDP VCVCVCEE
A qual é igual à energia total entregue pela fonte de alimentação VDD.
Dissipação de Potência DinâmicaDissipação de Potência Dinâmica
A potência média dissipada em uma porta lógica CMOS será a razão entre a energia dissipada e o intervalo de tempo de um ciclo de trabalho:
2CLK
CLK
TOTAL DDPM VCfT
EP
Circuitos Lógicos CMOSCircuitos Lógicos CMOS
As portas lógicas CMOS são baseadas na estrutura do inversor lógico:
Redes de Redes de PullPull--Down Down (PDN)(PDN)
Exemplos:
B A Y B A Y BCA Y
Redes de Redes de PullPull--Up Up (PUN)(PUN)
Exemplos:
B A Y B A Y C B A Y
Porta NOR CMOSPorta NOR CMOS A partir das PDN e PUN:
B A B A Y B A Y
BA Y
Porta NAND CMOSPorta NAND CMOS A partir das PDN e PUN:
B A B A Y B A Y
BA Y
Porta Lógica CMOS ComplexaPorta Lógica CMOS Complexa Obtendo a PUN a partir da PDN:
BC A Y C BA Y
BCA Y
C BA Y Redes de PUN e PDNRedes de PUN e PDNDuaisDuais
Porta Lógica CMOS ComplexaPorta Lógica CMOS Complexa Obtendo a PDN a partir da PUN:
C B A Y
C B A Y
C BA Y
CBA Y
CBA Y
Redes de PUN e PDNRedes de PUN e PDNDuaisDuais
Simbologia de Circuitos DigitaisSimbologia de Circuitos Digitais
Em diagramas esquemáticos de circuitos digitais CMOS, costuma-se empregar os seguintes símbolos para os MOSFETs:
Simbologia de Circuitos DigitaisSimbologia de Circuitos Digitais
Portas NOR e NAND CMOS:
ExercícioExercício
Obter o circuito de uma porta XOR CMOS:
BA BA B A Y
BA BA Y
BA BA
BABA BA BA Y
BABA Y Redes de PUN e PDNRedes de PUN e PDNDuaisDuais
ObservaçãoObservação
PUN e PDN não devem ser necessariamente duais:
BABA BA BA B A Y
BA BA Y
AB B A BB AB B A A A Y
Redes de PUN e PDNRedes de PUN e PDNnão são Duaisnão são Duais
AB B A Y