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Circuitos Integrados Digitais ELT017

Circuitos Integrados Digitais ELT017. CÉLULAS DE MEMÓRIA DE ACESSO ALEATÓRIO Aula 6 2ELT017 - Circuitos Integrados Digitais

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CÉLULAS DE MEMÓRIA DE ACESSO ALEATÓRIO

Aula 6

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Introdução (1) Maior parte de uma pastilha de memória é ocupada pelas

células de armazenamento Logo é interesse do projetista

Reduzir a área de cada célula o máximo possível Reduzir a dissipação de potência

Desta forma, os flip-flops vistos na aula anterior são considerados complexos para uma RAM (randon access memory – memória de acesso aleatório)

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Tipos de RAM (1) Memória RAM MOS Estática (SRAM)

Utilizam latches estáticos como célula de armazenamento de informação

Ocupam área na pastilha pela quantidade de transistores Dados armazenados indefinidamente enquanto a fonte está ligada

Memória RAM MOS Dinâmica (DRAM) Armazenam o dado binário em um capacitor Diminui a quantidade de transistores Aumenta a complexidade dos circuitos de leitura, escrita e refresh Nível lógico do capacitor deve ser restaurado periodicamente

DRAM são 4 vezes mais densas que uma SRAM

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CÉLULA DE MEMÓRIA ESTÁTICA

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Célula de Memória CMOS SRAM Célula RAM estática típica

Dois inversores de conexão cruzada Dois transistores de acesso (Q5 e Q6)

Transistores de acesso conduzem quando a linha da palavra é selecionada pelo aumento da tensão para VDD

Conecta-se o flip-flop à linha de coluna B e a linha e ou

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Operação de leitura

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Operação de Leitura CMOS SRAM (1) Considere a operação de leitura e que a célula esteja

armazenando 1, neste caso: Q = VDD e = 0V Antes do início da leitura as linhas B e possuem um valor

intermediário de tensão (VDD/2)1. Quando a linha da palavra é selecionada e Q5 e Q6 são ligados, fui corrente através Q4 e Q6 para linha B, carregando a capacitância da linha B (CB)

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Operação de Leitura CMOS SRAM (2) Considere a operação de leitura e que a célula esteja

armazenando 1, neste caso: Q = VDD e = 0V Antes do início da leitura as linhas B e possuem um valor

intermediário de tensão (VDD/2)2. No outro lado do circuito, flui corrente da linha carregada através de Q5 e Q1 para o terra, descarregando a capacitância C

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Circuitos de Interesse para Operação de Leitura

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Operação de Leitura CMOS SRAM (3) Na operação de leitura de 1 a tensão em CB aumentará e em C

decrescerá Surge uma diferença de potencial vB entre as linhas B e O amplificador sensor detecta essa diferencia de potencial para

determinar a leitura de 1 na célula (0,2V são suficientes) A célula deve ser projetada de forma que mudanças em vQ e V não mudem o estado durante a operação de leitura QN e QP são casados para tensão limiar em VDD/2 Transistores de acesso são 2-3x mais largos que QN dos inversores

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Operação de escrita

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Operação de Escrita CMOS SRAM (1) Considere a operação de escrita e que a célula esteja

armazenando 1 (vQ = VDD e V=0)e desejamos escrever 0, neste caso: Linha B é abaixada para 0 e linha é levantada para VDD Linha W é colocada em VDD para selecionar a linha1. Nó é puxado para cima em direção a transição VDD/2 e o nó Q sendo puxado para baixo em direção a VDD/22. A realimentação regenerativa começará assim que vQ ou V atingirem VDD/2

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Operação de Escrita CMOS SRAM (2)

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PROBLEMAS

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Problemas Problema 11.7 Exercício 11.9