Flip Flop Relatorio (3)(1)

ASSOCIAÇÃO EDUCACIONAL DOM BOSCO

FACULDADE DE ENGENHARIA DE RESENDE

CURSO DE ENGENHARIA ELÉTRICA / ELETRÔNICA

FLIP-FLOPS

DJAVAN

ISABELA CAROLINE DE PAULA

LIANA

LUCIO

MARIA ISABEL

RESENDE - RJ

04 de Setembro de 2012

1

DJAVAN

ISABELA CAROLINE DE PAULA 20970049

LIANA

LUCIO

MARIA ISABEL

FLIP-FLOPS

Relatório de experimento apresentado à Associação

Educacional Dom Bosco, Faculdade de Engenharia

de Resende, como exigência da disciplina de

Circuito Lógico e Sistemas Digitais do Curso de

Engenharia Elétrica/Eletrônica, para Grau parcial do

3° Bimestre.

Orientadora: Professora Bruna Tavares

RESENDE

04 de Setembro de 2012

2

SUMÁRIO

INTRODUÇÃO....................................................................................................... 3

1 FUNDAMENTAÇÃO TEÓRICA......................................................................... 3

3 MATERIAIS

MÉTODOS E RESULTADOS..............................................................................

5

Experiência 1.................................................................................................... 5

Experiência 2.................................................................................................... 6

Experiência 3.................................................................................................... 8

Experiência 4.................................................................................................... 9

4 EXERCÍCIOS......................................................................................................... 10

CONSIDERAÇÕES FINAIS................................................................................. 10

REFERÊNCIAS..................................................................................................... 10

3

RESUMO

Neste relatório relatamos os principais tipos de Flip-Flop’s, seus funcionamentos,

características, maneiras de implementá-los e algumas aplicações para alguns dele.

Demonstramos as experiências e resultados que realizamos para o Flip-Flop JK master-slave

com preset e clear, Flip-Flop tipo D com preset e clear, um circuito para teste do preseat e do

clear, um circuito para teste do tset-up e um circuito com introdução de um atraso na linha do

clock.

Palavras-Chave: Flip-flop. Circuitos seqüenciais. Elementos bioestáveis.

4

1 INTRODUÇÃO

Os flip-flops e também chamados por bioestáveis por possuírem dois estados lógicos

estáveis 0 e 1 são circuitos seqüenciais que têm como função armazenar níveis lógicos

temporariamente e são classificados em dois tipos principais: os síncronos ( com clock) e os

assíncronos ( sem clock). Flip-Flop é o elemento básico dos circuitos registradores e

contadores. Os primeiros flip-flops apresentam erros, isto foi melhorado com a criação de

modelos também demonstrados aqui.

2 FUNDAMENTAÇÃO TEÓRICA

O Flip-Flop em sua versão mais simples é muitas vezes chamado de LATCH, e pode ser

implementado com gates NÃO-OU ou com gates NÃO-E

Uma estrutura básica de uma memória, ainda não associada a qualquer pulso externo de

clock, pode ser obtida a partir de dois NANDs associados, conforme visto na figura 1:

Figura 1: Flip-Flop

Como pode ser observado no esquema, existem duas saídas Q e Q barrado que

realimentam a entrada. Esta realimentação associada às NANDs faz com que, independente

dos valores de entrada, as únicas saídas possíveis para esta montagem são opostas entre si, ou

seja, os valores de Q e Q barrado serão iguais a 0 e 1 ou 1 e 0, respectivamente.

Flip = atirar ao alto ou movimento rápido - Circuito assume estado lógico alto

Flop = queda brusca ou repentina - Circuito assume estado lógico baixo

Um flip-flop é um circuito digital básico que armazena um bit de informação.

A saída de um flip-flop só muda de estado durante a transição do sinal de clock.

5

Existem vários tipos:

Flip-Flop D, Flip-Flop D com reset assíncrono

Flip-Flop D com reset síncrono, Flip-Flop D com clock enable

Flip-Flop T, SR, JK

outros...

2.1 Flip Flop RS

O flipflop RS pode ser classificado em assíncrono ou síncrono.

2.1.1 Flip-flop RS Assíncrono

Este flip-flop tem duas entradas denominadas reset (R) e set (S) e é assíncrono porque

o tempo necessário para a atualização das saídas Q e Qbarrado depende apenas do atraso (d∆)

das portas lógicas que constituem o seu circuito.

Uma das formas de se implementar um flip-flop RS assíncrono esta mostrada na

figura 2:

Figura 2: Flip-Flop RS Assíncrono com portas NOR

Devido à realimentação das saídas complementares Q e Qbarrado para as entradas das

portas lógicas, só é possível conhecer os níveis lógicos das saídas num instante futuro ( t +

∆t).

6

Abaixo, segue a tabela verdade para o Flip-Flop SR:

Tabela 1: Tabela-verdade para o Flip-Flop SR

Entradas Saídas S R Q T Q T +1

0 0 0 00 0 1 10 1 1 00 1 0 01 0 0 -1 0 1 -1 1 1 11 1 0 1

Ou, podemos entender o funcionamento deste Flip-Flop pela tabela abaixo:

Tabela 2: Tabela-verdade para o Flip-Flop SR

Tanto no circuito como nas expressões, devido à propagação dos sinais Q(t) e

Qbarrado(t) devem ser atualizadas constantemente até a estabilização das

saídas.

Neste sentido vê-se que:

para R = 0 e S = 0, as saídas futuras serão sempre iguais às atuais.

Para R = 0 e S = 1, a saída futura Q será igual a 1 independente do seu valor

atual.

Para R = 1 e S = 0, a saída futura Q será igual a 0 independente do seu valor

atual.

Para R = 1 e S = 1, ocorre um erro lógico, pois as duas saídas serão 0, portanto

esta condição de entrada não pode ser utilizada.

S R Q T +1

0 0 Q T

0 1 01 0 11 1 -

7

2.1.1.1 Exemplo de Aplicação

- Eliminador de Ruído ( Deboucing)

Muitas vezes, o acionamento ou o controle de sistemas digitais é feito através de

dispositivos mecânicos que, devido às suas características físicas de contrução apresentam

vibrações ao serem acionados, gerando um ruído denominado efeito bounce, que pode ser

prejudicial ao desempenho do sistema, como mostra a figura a seguir:

Por isso, muitos sistemas digitais precisam de circuitos eliminadores de ruídos

(deboucing).

Figura 3: Circuito Eliminador de Ruído

Note-se que o circuito deboucing é formado por um flip-flop RS cujas entradas estão

ligadas ao terra através de resistores denominados pull-down.

A chave ligada ao Vcc ativa as entradas R ou S, levando a saída Q para 0 (chave na

posição R) ou para 1 (chave na posição S). Porém, o ruído gerado pela vibração da chave é

eliminado, pois, quando ela não está ligada a nenhuma das entradas R e S ficam em nível

lógico 0 devido aos resistores de pull-down, mantendo a saida Q inalterada, como mostra a

figura:

8

2.1.2 Flip-Flop RS Síncrono

Este flip-flop apresenta, além das entradas reset (R) e set (S), uma terceira entrada

denominada CK que, através de um sinal externo chamado pulso de clock ( relógio),

determina o instante de atualização das saídas, sendo por isso classificado como síncrono.

Figura 4: Flip-Flop SR Síncrono

Abaixo segue a tabela verdade para este flip-flop:

Tabela 3: Tabela-verdade para o Flip Flop SR com Clock

Entradas Saídas S R Clock Q T Q T +1

0 0 1 0 00 0 1 1 10 1 1 1 00 1 0 1 11 0 1 0 11 0 0 0 01 1 1 0 -1 1 0 0 01 1 0 1 -

Pela tabela-verdade vê-se que:

Quando a entrada CK está em nível lógico 0, ambas as saídas permanecem inalteradas

independente das variações das entradas R e S. Neste caso, a entrada CK inibe as

entradas R e S.

Quando o CK está em nível lógico 1, as entradas R e S podem, juntamente com as

saídas atuais Q e Q barrado, definir estas saídas no futuro.

9

2.2 Flip-Flop JK

É uma variação do flip-flop RS síncrono, no qual foi incluída uma nova realimentação das

saídas Q e Qbarrado às portas lógicas de entrada.

Figura 5 : Flip-Flop JK

A notação se altera: S=J e R=K.

Seu funcionamento é similar ao do flip-flop RS síncrono com exceção da entrada J = 1 e

K = 1 na qual, logo que o pulso de clock muda de 0 para 1, as saídas Q e Q barrado se

complementam, ou seja, passam de 0 e 1 para 1 e 0 ou vice-versa. Esta complementação

das saídas e a realimentação às portas lógicas de entradas provocam sucessivas

complementações (oscilação) enquanto o pulso de clock encontra-se em nível lógico 1.

Abaixo segue a tabela-verdade para o Flip-Flop JK:

Tabela 4: Tabela-Verdade para o Flip-Flop JK

10

Entradas Saídas S R Q T Q T +1

0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 11 1 1 0

2.2.1 Flip-Flop JK Máster-Slave

É formado por dois flip-flop’s RS síncronos ligados em cascata com um inverson entre

a entrada de CK do primeiro ( máster) e a entrada de clock do segundo (slave), além de

uma outra realimentação que vêm das daidas Q e Qbarrado às portas lógicas de entrada.

Figura 6: Flip-Flop JK Master-Slave

A oscilação do flip-flop JK visto anteriormente, na condição J = 1 e K = 1, era causada

devido à complementação das saídas e realimentação destas às entradas do cicuito.

Já no flip-flop JK máster-slave, para J = 1 e K = 1, tem-se o seguinte:

Quando CK = 1, o flip-flop máster está habilitado e, então, X e Y complementam-

se, mas estas mudanças não alteram as saídas Q e Qbarrado, pois o flip-flop slave

11

encontra-se desabilitado (CKBARRADO) = 0). Portanto, não havendo mudança

em Q e Q barrado, que estão realimentadas às entradas do circuito, X e Y não se

alteram mais.

Quando CK = 0. o flip-flop slave esta habilitado (CKBARRADO) = 1),

provocando uma mudança nas saidas Q e Qbarrado, não alterando novamente X e

Y pela realimentaçao, pois, agora é o flipflop máster que se encontra desabilitado.

Isto significa que, para J =1 e K = 1, na subida do pulso de clock, X e Y complementam-

se apenas uma vez e, na descida do pulso de clock, as saídas Q e Q barrado

complementam-se também apenas uma vez, permanecendo estáveis até que um novo

pulso de clock completo (subida e descida) seja aplicado à entrada CK.

A tabela-verdade deste flip-flop está mostrada abaixo:

Tabela 5: Tabela-Verdade para o Flip-Flop JK Master-Slave

CK J K Qf0 X X Qa

Clock na descida

0 0 Qa0 1 01 0 11 1 Qabarrado

Este flip-flop resolve o problema da oscilação.

Suas saídas se atualizam somente na descida do pulso de clock, ou seja, é sensível

à borda de descida ou transição negativa.

Para transformá-lo num flip-flop sensível à borda de subida basta acrescentar um

inversor na entrada CK.

Observação:

Os símbolos utilizados para representar uma entrada de clock sensível às transições negativas

e positiva são:

2.2.2 Flip-Flop JK Máster-Slave com Preseat e Clear

12

O flip-flop JK máster-slave pode ser melhorado introduzindo-se duas outras entradas

muitos úteis, preset e clear. Estas entradas atuam nas saídas Q e Qbarrado independente do

pulso de clock, sendo, por isso chamadas de assíncronas.

Figura 7: Flip-Flop JK Master-Slave com Preseat e Clear

Abaixo segue a tabela-verdade deste flip-flop:

Tabela verdade

2.3 Flip-Flop Tipo D

Os flip-flops D é uma variação do JK master-slave.

Figura 8 : Flip- Flop JK Master-Slave com inversor entre suas entradas

Deste modo tem-se J = K barrado, ou seja:

13

Se D = 0, então J = 0 e K = 1 (reset ativado) e, portanto: as saídas futuras do flip-flop

serão Qf = 0 e Qf barrado = 1;

Se D = 1, então J = 1 e K = 0 (set ativado) e, portando, as saídas futuras do flip-flop

serao Qf = 1 e Q f barrado = 0.

Figura 9: Símbolo para o Flip-Flop D

Abaixo a tabela verdade para este flip-flop:

Tabela 6: Tabela-Verdade para o Flip-Flop D

CK D Qf

descida 0 0descida 1 1

Pela sua tabela-verdade, vê-se que, após o pulso de clock, o flip-flop apenas armazenará o

valor de entrada D, sendo por isso chamado de lacth (memória).

2.4 Flip-Flop Tipo T

Um flip-flop JK master-slave que têm as entradas curto-circuitadas.

14

Figura 10: -Flop JK Master-Slave com as entradas curto-circuitadas

Deste modo tem-se J=K, ou seja:

Se T = 0, então J = 0 E K = 0 e, portanto, as saídas futuras do flip-flop permanecerão

iguais às atuais. (Qf = Qa e Qfbarrado = Qabarrado);

Se T = 1, então J = 1 e K = 1 e, portanto, as saídas futuras do flip-flop serão o

complemento das atuais (Qf = Qabarrado e Qfbarrado = Qa).

Abaixo segue a tabela-verdade deste flip-flop:

Tabela 7: Tabela-Verdade para o Flip-Flop T

CK T Qf

descida 0 Qadescida 1 Qabarrado

2.4.1 Exemplo de apicação

Divisor de freqüência

O circuito mostrado na figura representa dois flip-flops JK master-slave ligados em cascata,

funcionando como um divisor de freqüência.

Nota-se pelo circuito que, estando os dois flip-flops com as entradas J e K em nível lógico 1,

o primeiro (FFA) complementa sua saída QA a cada transição negativa do pulso do clock e o

segundo ( FFB) complementa sua saída QB a cada transição negativa da saída QA, como

mostra o diagrama de tempos da figura:

Figura 11: Diagrama de Tempos do Divisor de Freqüência

Através do diagrama observa-se facilmente a relação entre as freqüências dos sinais de CK,

QA e QB, a saber:

15

fQB = fQA / 2 = fCK / 4

3 MATERIAIS

- Prot-o-board

- Fios jumpers

- CI 74LS76

- CI 74LS74

- CI 74LS04

4 MÉTODOS E RESULTADOS

Realizamos experiências usando um CI

4.1 EXPERIÊNCIA 1:

O circuito da figura 4 foi montado, mas antes da montagem o grupo consultou a folha

de dados para fazer a ligação da alimentação onde o pino 14 ficou no Vcc +5 V e o pino 7 no

GND.

Figura 11 – Flip-Flop Mestre-Escravo 74LS76

16

Depois da montagem, foi possível verificar o funcionamento do circuito e completar a

tabela 1.

Entradas SaídasJ K Clock Q QA B C L1 L00 0 0 0 10 0 1 0 10 0 0 0 11 0 0 0 11 0 1 0 11 0 0 1 00 1 0 1 00 1 1 1 00 1 0 0 11 1 0 0 11 1 1 0 11 1 0 1 0

Tabela 1 – Tabela de funcionamento do flip-flop 74LS76

4.1.2 Conclusão

Nesta experiência pode-se observar o funcionamento do flip-flop mestre-escravo, e a

necessidade da aplicação de um pulso completo de clock para que o dispositivo atue

corretamente.

4.2 EXPERIÊNCIA 2:


de dados para fazer a ligação da alimentação onde o pino 14 ficou em Vcc +5 V e o pino 7 em

GND.

17

Figura 12 – Flip-flop D Edge Triggered 74LS74


tabela 2.

Entradas Saídas0 Clock Q QA C L1 L00 0 0 10 1 0 10 0 0 11 0 0 11 1 1 01 0 1 01 1 1 00 1 1 01 1 1 00 1 1 0

Tabela 2 – Tabela de funcionamento do FF D 74LS74

4.2.1 Conclusão

Pode-se observar que a transferência de informação da entrada D para a saída se fez na

subida do clock, e que as entradas podem mudar de estado durante a permanência do clock em

1 ou 0, sem alteração da saída.

4.3 EXPERIÊNCIA 3:

18



GND.

Figura 13 – Circuito para teste do Preset e do Clear.


tabela 3.

Entradas SaídaPreset Clear Clock D Q Q

A B C D L1 L21 1 0 0 0 11 1 1 0 0 11 1 0 0 0 10 1 0 0 1 00 1 1 0 1 01 1 0 0 1 01 0 0 0 0 11 0 0 1 0 11 0 1 1 0 10 0 1 1 X X0 0 0 0 X X

Tabela 3 – Tabela de funcionamento do Preset e do Clear.

4.3.1 Conclusão

Pode ser notado, pela tabela de funcionamento, que um 0 na linha do Preset faz a saída

Q ir para o nível 1 (“preseta” a saída), e um 0 na linha clear faz a saída Q ir para 0 (“limpa” a

saída); e que as linhas Preset e clear têm prioridade sobre as outras linhas de entrada (no caso

19

D e clock). Pela informação das últimas duas linhas da tabela, vê-se que a atuação de Preset e

do clear simultaneamente, faz com que a saída Q e Q barrado fique em nível 1, perdendo

assim a característica de serem complementares.

4.4 EXPERIÊNCIA 4:



GND.

Figura 14 – Circuito para teste do tset-up


tabela 4

Entradas SaídasD=ck Clear Q Q

C B L1 L00 0 0 10 1 0 11 1 0 1

Tabela 4 – Tabela de funcionamento do circuito da figura 7

Quando a chave C vai de 0 para 1, a saída deveria mudar de 0 para 1, pois a entrada D

está com 1 edge positivo do clock. Isto não ocorreu devido ao set-up-time, pois a informação

nas linhas de entrada deve estar disponível um tempo antes do aparecimento do edge positivo

do clock, tempo este chamado de tset-up (setamento).

20

Depois de completar a tabela verdade o circuito da figura 7 foi modificado como

mostra a figura 8.

Este circuito fornece um atraso entre o dado e o clock. No experimento, 4 inversores

foram suficientes para obter o atraso. Caso não fosse, era só aumentar o número de inversores.

Figura 15 – circuito da figura 7 modificado

4.4.1 Conclusão

Com a modificação introduzida, o atraso de tempo dos Gates inversores promoveu o

tset-up. Deste modo, o dispositivo funcionou corretamente. A figura 9 mostra as formas de

onda do ocorrido.

Figura 16 – Forma de onda do circuito da figura 8

EXERCÍCIOS

a) Com um flip-flop J-K pode-se construir um flip-flop D.

1. Certo

b) As linhas de Preset e de Clear prevalecem sobre as outras linhas de entrada.

1. Certo

21

c) Em flip-flop Mestre- escravo o funcionamento correto exige que o clock:

2. Tenha um Edge positivo.

d) O tempo set-up em um flip-flop D exige que:

2. A entrada esteja presente antes do clock.

CONSIDERAÇÕES FINAIS

Com os testes realizados o grupo pode ver na prática a teoria estudada em sala de aula,

comprovando-a com os dados anotados na tabela verdade de cada CI utilizado.

REFERÊNCIAS

22

LOURENÇO, Antônio Carlos; CRUZ, Eduardo César; FERREIRA, Sabrina Rodero; JÚNIO, Salomão. CIRCUITOS DIGITAIS. São Paulo, 1996.

Documents

Flip Flop Relatorio (3)(1)