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Memórias SemicondutorasWalter Fetter [email protected]
Universidade Federal do Rio Grande do Sul
Escola de Engenharia
Departamento de Engenharia Elétrica
Copyright (c) Walter Fetter Lages – p.1
Introdução
ROM Read-Only MemoryROMPROM Programmable ROMEPROM Ereasable PROMEEPROM Electrically Ereasable PROMFlash-EEPROM
RAM Random Access MemorySRAM Static RAM
Async SRAMSync SRAMPB SRAM Pipelined Burst SRAM
DRAM Dynamic RAMCopyright (c) Walter Fetter Lages – p.2
DRAM
DRAM Dynamic RAMDRAMF(E)PM RAM Fast (Enhanced) Page-mode
RAMEDO RAM Extended Data Output RAMBEDO RAM Burst Extended Data Output RAMSDRAM Synchronous DRAMDDR SDRAM Double Data Rate SDRAMVRAM Video RAM
Copyright (c) Walter Fetter Lages – p.3
SRAM x DRAM
• SRAM• Célula básica = flip-flop• Alta velocidade• Baixa densidade, alto custo• Alto consumo
• DRAM• Célula básica = capacitor• Baixa velocidade• Alta densidade, baixo custo• Baixo consumo• Necessita refresh
Copyright (c) Walter Fetter Lages – p.4
SRAM
• Tipicamenteorganizadas empalavras de 8 bits
• Organização inter-na pode ser diferen-te
Copyright (c) Walter Fetter Lages – p.5
DRAM
• Organizações típicas (chips): N × 1, N × 4,N × 8
• Organizações típicas (pentes): N × 8, N × 9,N × 32, N × 36, N × 64, N × 72
• Endereçamento multiplexado
RAS Row Address StrobeCAS Column Address Strobe
• Refresh é feito por linha• Pre-charge• Memórias N × 1 costumam ter pinos D e Q
separados
Copyright (c) Walter Fetter Lages – p.10
Ciclo de Leitura-Escrita
• A habilitação do buffer de saída é aproveitada
Copyright (c) Walter Fetter Lages – p.17
Refresh
• Períodos de refresh típicos são da ordem dealgumas dezenas de ms
• O refresh é feito por linhas• Nas DRAMs mais recentes as linhas externas não
correspondem à organização interna• Podem ser necessários menos ciclos do que o
número de endereços de linha• Alguns bits do endereço de linha são
ignorados no refresh
Copyright (c) Walter Fetter Lages – p.18
Hidden Self Refresh
• O RAS é pulsado após um acesso normal
Copyright (c) Walter Fetter Lages – p.22
FPM RAM
• Página da DRAM não tem relação alguma coma página de memória virtual do processador
• Em processadores com memória cache os acessoa memória são feitos geralmente em endereçossequenciais
• É dado um RAS para diversos CAS• Após os primeiro ciclo de acesso, os ciclos
subsequentes ficam mais curtos• Notação do tipo 5-3-3-3
Copyright (c) Walter Fetter Lages – p.24
VRAM
• DRAM projetada para implementação de placasde vídeo
• Dual Port• Porta de acesso normal, como nas DRAM• Porta de acesso sequencial
• Pode realizar operações de máscara nos bits deentrada
Copyright (c) Walter Fetter Lages – p.30
EDO RAM
• EDO é um tipo de modo de página• Modo EDO só é utilizado em operações de leitura
• É incluído um latch na saída, liberando o CASpara dar o strobe para o próximo acesso
• Utiliza o sinal OE• O tempo em que o dado está disponível é maior
do que na FPM RAM
• O ciclo do CAS é mais rápido do que na FPM• Também é denominado Hyper Page Mode• Acesso típico em 5-2-2-2
Copyright (c) Walter Fetter Lages – p.37
BEDO RAM
• Contador interno de 2, 3 ou 4 bits• Pipeline permite a busca do dado na matriz e a
disponibilização do dado no latch de saída• Acesso típico em 5-1-1-1• Não tiveram grande aceitação no mercado pois
surgiram juntamente com as SDRAM, que erammais vantajosas
Copyright (c) Walter Fetter Lages – p.41
SDRAM
• Tipicamente operações de acesso à memória sãosequenciais
• Endereços podem ser gerados internamente• Operação baseada em comandos
• Comandos são combinações dos sinais decontrole
• PC100=SDRAM a 100MHz• Acesso em 5-1-1-1
Copyright (c) Walter Fetter Lages – p.42
Comandos da 4564441
Mode register set configura o modo
Activate seleciona o banco e o endereço de linha
Precharge inicia a operação de pré-carga em um outodos os bancos
Write inicia uma escrita em rajada
Read inicia uma leitura em rajada
CBR refresh inicia uma operação de refresh CBRcommand
Self refresh inicia um self refresh
Burst stop interrompe uma operação em rajada
No operationCopyright (c) Walter Fetter Lages – p.45
Comandos da 4564441
Comando CS RAS CAS WE CKE
Mode register set L L L LActivate L L H HPrecharge L L H LWrite L H L LRead L H L HCBR refresh L L L H HSelf refresh L L L H LBurst stop L H H LNo operation L H H H
Copyright (c) Walter Fetter Lages – p.46