MÉTODOS DE TEST ESTRUCTURAL APLICADOS A CIRCUITOS …

UNIVERSIDAD DE CANTABRIA

Departamento de Tecnología Electrónica, Ingeniería de Sistemas y Automática

MÉTODOS DE TEST ESTRUCTURAL APLICADOS A

CIRCUITOS MIXTOS DE ALTAS PRESTACIONES

Memoria presentada para optar al grado de

DOCTOR POR LA UNIVERSIDAD DE CANTABRIA

por Yolanda Lechuga Solaegui,

Ingeniero Industrial,

Especialidad Microelectrónica

Santander, 2009.

UNIVERSIDAD DE CANTABRIA ESCUELA TÉCNICA SUPERIOR DE INGENIEROS

INDUSTRIALES Y DE TELECOMUNICACIÓN Departamento de Tecnología Electrónica,

Ingeniería de Sistemas y Automática

MÉTODOS DE TEST ESTRUCTURAL APLICADOS A

CIRCUITOS MIXTOS DE ALTAS PRESTACIONES

MEMORIA

presentada para optar al grado de

DOCTOR POR LA UNIVERSIDAD DE CANTABRIA

Por la Ingeniero Industrial,

Yolanda Lechuga Solaegui

LOS DIRECTORES:

D. Salvador Bracho del Pino

Catedrático de Tecnología Electrónica

Universidad de Cantabria

Dña. Mar Martínez Solórzano

Profesora Titular de Universidad

Universidad de Cantabria

Santander, 2009

AAA

todos aquellos que, a un lado y a otro de los Pirineos, y siempre desinteresadamente, me han apoyado, dirigido, escuchado, soportado,

consolado, enseñado, animado, corregido, acogido, estimulado, acompañado, aconsejado y, a pesar de mis defectos, querido.

Porque todos saben quiénes son y, lo que es más importante, porque yo nunca olvidaré lo que han hecho por mí.

A todos ellos, no puedo dedicarles más que mi más sincero agradecimiento y respeto.

“Si yo tuve la suerte de alcanzar algo, solamente se debe a que me apoyé en hombros de gigantes.”

Isaac Newton

MÉTODOS DE TEST ESTRUCTURAL APLICADOS A CIRCUITOS MIXTOS DE ALTAS PRESTACIONES

Índice I

Índice

Pág.

Índice ...............................................................................................................................I

Resumen .....................................................................................................................VII

Summary.....................................................................................................................XI

Capítulo 1. Introducción ......................................................................................... 1

1.1. Organización de la tesis.................................................................................... 2

1.2. Generalidades sobre el test de circuitos mixtos ............................................. 5

1.2.1. Fases en el test de un circuito integrado .................................................... 5 1.2.2. Test estructural frente a test funcional ...................................................... 6 1.2.3. Diseño para test (Design-for-Test) y BIST................................................. 6 1.2.4. Estándar de bus de test para circuitos mixtos IEEE 1149.4 .................. 11 1.2.5. Comparación entre test analógico y test digital ...................................... 12

1.3. Test de circuitos CMOS nanométricos ......................................................... 14

1.3.1. Tendencia en el coste del test de circuitos mixtos ................................... 17

1.4. Test basado en corriente ................................................................................ 19

1.4.1. Test de corriente para circuitos CMOS nanométricos ........................... 21 1.4.2. Test de corriente para circuitos analógicos ............................................. 22


II Índice

1.5. Test de corriente aplicado a circuitos SI .......................................................23

1.6. Test estructural de un convertidor A/D ........................................................24

1.6.1. Arquitecturas de ADCs de alta velocidad ................................................27 1.6.1.1. Convertidor A/D Flash........................................................................28 1.6.1.2. Convertidor A/D de subrango y dos pasos........................................31 1.6.1.3. Convertidor A/D pipeline multietapa ................................................34 1.6.1.4. Convertidor A/D “time-interleaved” .................................................35 1.6.1.5. Convertidor A/D doblado ...................................................................37 1.6.1.6. Comparación y selección de arquitectura .........................................39

1.6.2. Metodología de test propuesta...................................................................40

1.7. Conclusiones ....................................................................................................41

BIBLIOGRAFÍA........................................................................................................42

Capítulo 2. Mecanismos de aparición de defectos y modelo de fallos ...47

2.1. Mecanismos de aparición de defectos en los materiales de los circuitos integrados CMOS.......................................................................................................48

2.1.1. Modos de fallo del metal ............................................................................48 2.1.1.1. Electromigración .................................................................................48 2.1.1.2. Aparición de huecos por tensión en el metal.....................................52 2.1.1.3. Fiabilidad de la interconexión de cobre ............................................55

2.1.2. Modos de fallo del óxido ............................................................................55 2.1.2.1. Desgaste del óxido................................................................................56 2.1.2.2. Inyección de portadores calientes (hot carrier injection) ................58 2.1.2.3. Ruptura del óxido inducida por un defecto ......................................60 2.1.2.4. Daño del óxido inducido por el proceso ............................................61 2.1.2.5. Inestabilidad de la temperatura con alimentación negativa ...........61

2.2. Modelo de fallos...............................................................................................62

2.2.1. Fallos tipo puente........................................................................................62 2.2.1.1. Modelo de fallos para cortos en nudos de puertas lógicas...............62 2.2.1.2. Fallos de cortocircuito de puerta .......................................................64

2.2.1.2.1. Cortocircuitos de puerta leves en óxidos ultra finos ...................67 2.2.2. Fallos de abierto..........................................................................................68

2.2.2.1. Modelado de nudos flotantes ..............................................................68 2.2.2.2. Clases de abiertos en circuitos lógicos ...............................................73

2.2.3. Fallos paramétricos ....................................................................................74 2.2.3.1. Fallos paramétricos intrínsecos..........................................................76

2.2.3.1.1. Variación de los parámetros del transistor ..................................77 2.2.3.1.2. Variación de parámetros en las líneas de interconexión.............80 2.2.3.1.3. Efecto de la temperatura................................................................81 2.2.3.1.4. Impacto en el funcionamiento del circuito integrado..................83

2.2.3.2. Fallos paramétricos extrínsecos .........................................................90 2.2.4. Modelo de fallos considerado ....................................................................92

2.3. Conclusiones ....................................................................................................94


Índice III

BIBLIOGRAFÍA ....................................................................................................... 96

Capítulo 3. Test dinámico de corriente aplicado a circuitos de corrientes conmutadas ........................................................................................... 99

3.1. Circuitos de corrientes conmutadas, SI ...................................................... 101

3.1.1. Celda de memoria SI básica.................................................................... 101 3.1.2. Limitaciones de los circuitos de corrientes conmutadas ...................... 102 3.1.3. Diseños mejorados de celdas de memoria SI ......................................... 105

3.2. Sensores diseñados........................................................................................ 107

3.2.1. Sensor resistivo......................................................................................... 108 3.2.2. Sensor de pendiente de la corriente dinámica ....................................... 111

3.3. Detección de fallos en bloques básicos ........................................................ 118

3.3.1. Ensayo de un circuito SI.......................................................................... 118 3.3.2. Comportamiento de la celda ante un fallo ............................................. 121 3.3.3. Resultados de detección de fallos............................................................ 122

3.4. Extensión a circuitos de prueba .................................................................. 124

3.4.1. Descripción de los circuitos de prueba................................................... 124 3.4.2. Resultados de simulación y comparación .............................................. 127

3.5. Extensión a convertidores A/D algorítmicos .............................................. 130

3.5.1. Convertidores A/D algorítmicos de tipo cíclico con circuitos SI ......... 130 3.5.2. Evaluación de fallos por simulación del método de test ....................... 132 3.5.3. Resultados experimentales ...................................................................... 142

3.6. Conclusiones.................................................................................................. 147

BIBLIOGRAFÍA ..................................................................................................... 148

Capítulo 4. Métodos de test para convertidores analógico-digitales ... 151

4.1. Placa de test ................................................................................................... 152

4.2. Test de calidad y fiabilidad .......................................................................... 154

4.3. Procesado de datos........................................................................................ 155

4.3.1. Ajuste lineal o “Best-fit line” .................................................................. 155 4.3.2. Ajuste de seno ........................................................................................... 156 4.3.3. Histograma ............................................................................................... 157

4.4. Test estático de ADCs ................................................................................... 159

4.4.1. Medida de límites de código .................................................................... 162

4.5. Test dinámico de ADCs ................................................................................ 166

4.5.1. Número efectivo de bits (ENOB) mediante ajuste de seno................... 168 4.5.2. Uso de la FFT para el test dinámico de ADCs....................................... 169


IV Índice

4.5.2.1. Fundamentos matemáticos de la Transformada de Fourier .........169 4.5.2.2. Configuración y medida con el test FFT .........................................172 4.5.2.3. Medida del ancho de banda analógico usando FFT.......................175

4.5.3. Mejora de la pureza espectral de la sinusoide .......................................175 4.5.4. Medida de la incertidumbre de apertura ...............................................176

4.5.4.1. “Jitter” de apertura medido con el test de histograma fijo...........176 4.5.4.2. “Jitter” de apertura medido con el test FFT ..................................178 4.5.4.3. Retraso de apertura ..........................................................................178

4.5.5. Medida del tiempo de asentamiento .......................................................179 4.5.6. Consideraciones finales sobre los métodos de ajuste de seno y FFT ...180

4.6. Test basado en oscilación (OBT)..................................................................181

4.6.1. Concepto de test basado en oscilación ....................................................181 4.6.2. Nuevo concepto OBT................................................................................183 4.6.3. Metodología OBT para moduladores Σ∆ ...............................................185 4.6.4. Metodología OBT para otras arquitecturas de ADCs ..........................188

4.7. Aportaciones de Built-in Self-Test (BIST) ..................................................189

4.8. Conclusiones ..................................................................................................192

BIBLIOGRAFÍA......................................................................................................193

Capítulo 5. Test estructural de un convertidor A/D doblado e interpolado de alta velocidad .............................................................................197

5.1. Convertidor A/D doblado e interpolado de alta velocidad........................198

5.1.1. Concepto de doblado ................................................................................198 5.1.1.1. Doblado lineal ....................................................................................201 5.1.1.2. Doblado senoidal ...............................................................................205 5.1.1.3. Doblado doble ....................................................................................207

5.1.2. Concepto de interpolación .......................................................................209 5.1.2.1. Interpolado en modo tensión resistivo.............................................210 5.1.2.2. Interpolado en modo corriente o activo ..........................................210

5.1.3. ADC doblado e interpolado implementado............................................211 5.1.3.1. Muestreo y retención.........................................................................213 5.1.3.2. Preamplificadores..............................................................................216 5.1.3.3. Bloques de doblado............................................................................217 5.1.3.4. Interpolación......................................................................................218 5.1.3.5. Preprocesado grueso .........................................................................218 5.1.3.6. Comparadores ...................................................................................219 5.1.3.7. Decodificador .....................................................................................220

5.2. Metodología DfT ...........................................................................................221

5.2.1. Circuito del DfT........................................................................................221 5.2.2. Función de autotest ..................................................................................227

5.3. Modelo de comportamiento..........................................................................228

5.3.1. Modelo de comportamiento del ADC doblado e interpolado...............230


Índice V

5.3.1.1. Preamplificador ................................................................................ 230 5.3.1.2. Muestreo y retención ........................................................................ 232 5.3.1.3. Bloque de doblado............................................................................. 234 5.3.1.4. Interpolación resistiva ...................................................................... 235 5.3.1.5. Circuito de preprocesado grueso..................................................... 235 5.3.1.6. Comparadores y decodificador........................................................ 235

5.3.2. Resumen del modelo del ADC ................................................................ 236 5.3.3. Extracción de las prestaciones del modelo del ADC............................. 236 5.3.4. Evaluación del DfT sobre el modelo de comportamiento..................... 241

5.4. Optimización y obtención de los límites de test ......................................... 245

5.4.1. Implementación del ADC a nivel transistor .......................................... 245 5.4.2. Plataforma CAT (Computer-Aided-Test) ............................................. 246 5.4.3. Evaluación de fallos y resultados de simulación ................................... 248

5.5. Conclusiones y trabajo futuro ..................................................................... 252

BIBLIOGRAFÍA ..................................................................................................... 253

Conclusiones ............................................................................................................ 255

Conclusions .............................................................................................................. 259

Apéndice A. Especificaciones de los ADCs ................................................... 263

Bibliografía general............................................................................................... 273


Resumen VII

Resumen

El diseño de SoCs heterogéneos se impone, actualmente, para muchas aplicaciones, lo que implica la implementación conjunta de diferentes tipos de tecnologías. Este hecho, junto con el aumento del nivel de integración de dichos sistemas, por causa del escalado impuesto por la evolución tecnológica de los últimos años, plantea un importante reto, no sólo al diseño de circuitos integrados, sino también al test de los mismos, puesto que éste no debe perder de vista sus objetivos fundamentales de eficiencia y coste razonable.

En los circuitos analógicos y mixtos las metodologías generales de test son escasas y poco aceptadas de forma universal; y la mayor parte de los esfuerzos se orientan hacia técnicas desarrolladas específicamente para su uso sobre un tipo de circuito concreto, tratando de complementar los resultados obtenidos con las ya existentes. La mayoría de estos métodos se basan en la verificación funcional, para comprobar el cumplimiento de especificaciones, bajo las condiciones de operación impuestas por la aplicación concreta para la que los circuitos están destinados.

A pesar de que el test funcional, o basado en especificaciones, es el tipo de test dominante en la actualidad para su aplicación, a nivel industrial, sobre circuitos mixtos, en las universidades y centros de investigación está creciendo el interés por el desarrollo de metodologías de test estructural, o basado en fallos, motivado por la experiencia previa en la evolución de los sistemas digitales. La principal ventaja potencial radica en la reducción del tiempo y coste del test. Este ahorro se basa en el hecho de que las estrategias de tipo funcional no tienen en cuenta todas las posibles condiciones de operación del circuito, ni evitan el empleo de costosos sistemas de almacenamiento y procesado de datos, así como de técnicas de generación de estímulos con unos determinados requerimientos de precisión, por lo general, bastante elevados. Sin embargo, como contrapartida, la efectividad del test estructural depende de la precisión


VIII Resumen

de los modelos de fallos aplicados, por lo que el estudio en profundidad de los mismos resulta clave.

Por otro lado, aunque el diseño y el test, especialmente en el caso de circuitos analógicos, han sido, tradicionalmente, tareas separadas, actualmente, se extiende la necesidad de ligar, cada vez más, ambos procesos, a través del diseño para test, (Design for Test, DfT). Este concepto, introducido para el dominio digital, tiene como objetivo reducir la complejidad del test y el coste asociado mediante la consideración de las necesidades del test de un sistema a lo largo del proceso de diseño. En este sentido, una solución a la creciente complejidad y coste, asociados a los actuales equipamientos de test, consiste en mover parte de sus recursos (evaluación y/o generación de señal) al interior del chip, es decir, implementar métodos de autotest integrado (Built-in Self Test, BIST). De hecho, las técnicas BIST son, en el fondo, métodos DfT, en el sentido de que deben contemplarse durante la fase de diseño del circuito, para incluir el hardware extra necesario para dicha evaluación y/o generación de señal.

Basándonos en lo dicho hasta ahora, podemos decir que un esquema DfT o BIST estructural puede reducir los requerimientos en cuanto a la generación del estímulo de test y la evaluación de respuestas, en comparación con uno de tipo funcional. En un BIST estructural se emplean señales simples que no necesitan una calibración avanzada (DC, rampas, ondas cuadradas,…), o incluso señales generadas por el propio circuito, para excitar los fallos y observar sus efectos, por medio de una circuitería adicional, idealmente, los más sencilla posible.

Partiendo de las posibles ventajas que puede aportar la implementación dentro del chip de estrategias de test de tipo estructural, se ha planteado el objetivo principal de esta tesis que consiste en el desarrollo y evaluación de metodologías de test estructural DfT, aplicados a circuitos mixtos de complejidad y prestaciones crecientes, basadas en el análisis de las desviaciones sufridas por tensiones/corrientes internas del circuito ante la presencia de un fallo.

Para la consecución de este objetivo se han analizado dos tipos de circuitos: discretos de corrientes conmutadas SI, y continuos que operan con bajos incrementos de tensión, focalizados sobre los convertidores analógico-digitales de alta velocidad. En el primer caso, dado que los circuitos discretos de corrientes conmutadas operan con corrientes dinámicas, debido a su propio principio de funcionamiento, se ha desarrollado y comprobado la validez de un método de test estructural, basado en el análisis de estas corrientes dinámicas a través de un sensor dinámico de corriente (Built-in Dynamic Current Sensor, o BIDCS). Para el segundo tipo de circuito, entre los que hemos destacado los ADCs de alta velocidad, se ha escogido un ADC doblado e interpolado para desarrollar y validar una técnica DfT estructural, con el objetivo de su extensión futura a una estrategia BIST, que se basa en la medida de desviaciones relativas entre las tensiones muestreadas en nudos internos del ADC, correspondientes a bloques análogos adyacentes, donde se concentran la mayor parte de las aportaciones originales.

Tal y como se ha hecho constar, la precisión del modelo de fallos es importante para otorgar validez a los resultados de simulación obtenidos en la evaluación de cualquier técnica de test estructural aplicada a circuitos analógicos. Por tanto, y como paso previo al desarrollo del objetivo de esta tesis, se ha realizado un estudio, lo más avanzado posible, sobre los mecanismos que dan origen a la aparición de los defectos, desde el punto de vista del entorno tecnológico actual. Este análisis nos llevará a la definición de


Resumen IX

un modelo de fallos, aplicable a los circuitos analógicos empleados como CUTs (Circuit Under Test) en esta tesis, y extrapolable a posibles diseños futuros, realizados utilizando tecnologías CMOS deep-submicron y nanométricas.

El trabajo realizado, en cuanto a la validación del método de test estructural basado en la monitorización de las corrientes dinámicas de alimentación con un BIDCS, se puede dividir en tres etapas: En la primera, partiendo de una primera versión de sensor de corriente, que detectaba incrementos y disminuciones de la corriente de alimentación, se ha elegido como CUT un bloque básico (building-block) construido con celdas de memoria de corrientes conmutadas del tipo S2I cascode, para comprobar sobre él la validez de una estrategia de monitorización de la corriente de alimentación. Posteriormente, se ha diseñado y evaluado un sensor dinámico de corriente o BIDCS, conectado mediante un espejo de corriente a la celda de memoria, para detectar los fallos que aparezcan en ella. Este sensor mejorado incluye la capacidad de analizar los transitorios que se produzcan en la corriente cuando el circuito pasa de una sub-fase de reloj a la siguiente. En la segunda etapa, se ha probado la operación de dicho sensor sobre un circuito de prueba (benchmark) discreto, formado por celdas S2I, y sobre un circuito de prueba continuo, para comparar los resultados obtenidos, y evaluar la eficacia del método en ambos casos. En la última etapa, se ha incrementado la complejidad del CUT, eligiendo dos convertidores analógico-digitales de tipo algorítmico cíclico, construidos a partir de celdas de memoria SI, para así establecer la validez del método, y del sensor diseñado, sobre circuitos fabricados. Destacan como aportaciones originales, además de la principal, que es el propio desarrollo de la estrategia DfT de test estructural:

• El uso e implementación de un BIDCS, basado en un girador, (que emula el comportamiento de una inductancia) para monitorizar la corriente dinámica de alimentación y detectar la presencia de fallos en el CUT. • La validación del método sobre diferentes circuitos de diversa complejidad, incluyendo un circuito de prueba fabricado. • La monitorización para circuitos complejos, de la corriente de alimentación de una única celda, δIDD, aprovechando los mecanismos de reflexión de fallos entre celdas adyacentes.

En lo que respecta al método de test estructural aplicado a circuitos que operan con bajos incrementos de tensión, como es un ADC doblado e interpolado, se ha diseñado y desarrollado una nueva técnica DfT. Este método consiste en muestrear varios nudos internos del circuito y obtener una medida de su desviación relativa con respecto a los valores correspondientes en el caso libre de fallo. Dado que las medidas de valores absolutos de tensión en los nudos internos del convertidor son fuertemente dependientes de la dispersión de parámetros de proceso, para disminuir su influencia, nos centramos en la medida de las variaciones relativas que aparecen entre dichos nudos. El desarrollo de este método de test DfT estructural ha seguido varias etapas, que dan lugar a tres aportaciones originales:

• Se ha diseñado un circuito DfT que lleve a cabo el muestreo de varios nudos internos del circuito para obtener una medida de su desviación relativa con respecto a los valores correspondientes al caso libre de fallo. • Se ha desarrollado un modelo de comportamiento a alto nivel bajo el entorno MATLAB/SIMULINK, tanto del ADC, como del DfT, para la optimización del diseño del convertidor y una primera evaluación de validez del método de test.


X Resumen

• Se han establecido los límites de test óptimos de nuestro método, que maximizan la cobertura de fallos, mediante el uso de una plataforma CAT (Computer-Aided-Test) para la evaluación, inyección y simulación de fallos catastróficos, sobre una implementación a nivel transistor.

Esta tesis se organiza del siguiente modo: en el Capítulo 1 se ha presentado, brevemente, la problemática asociada al test de circuitos mixtos, impuesta por la evolución tecnológica actual, bajo el entorno del alto nivel de integración y de la heterogeneidad de los circuitos que componen los SoCs. También se define el objetivo principal de esta tesis, que consiste en la implementación y validación de métodos de test DfT estructural, y su aplicación a dos tipos de circuitos: discretos SI, y continuos, entre los que destacamos los ADCs de alta velocidad.

En el Capítulo 2, después de introducir los mecanismos físicos de aparición de defectos, se pasa al modelado de los fallos, derivados de los anteriores, y su efecto en el comportamiento eléctrico del dispositivo y/o línea afectados. De esta manera, el modelo construido permitirá, posteriormente, realizar una simulación de fallos, y evaluar cualquier metodología de test que se quisiera aplicar. Este modelo distingue tres categorías de fallos: tipo puente o cortocircuitos, abiertos, y paramétricos, diferenciando estos últimos entre intrínsecos y extrínsecos.

En el Capítulo 3 se incluye una introducción a la técnica de diseño SI, así como la exposición de la estrategia de test propuesta, basada en la implementación de un sensor dinámico de corriente. Finalmente, se exponen los resultados obtenidos sobre los distintos tipos de circuitos empleados en cada una de las tres etapas de desarrollo de esta metodología de test DfT estructural.

En el Capítulo 4 se introducen los métodos principales que se emplean para extraer los parámetros clave y especificaciones que son, normalmente, el objetivo del test de convertidores A/D; así como las soluciones potenciales para implementar, tanto un auto-test completo, como para una migración de recursos de test desde el equipamiento exterior al interior del circuito. En este sentido, se ha prestado particular atención al estudio del “Estado del Arte” de técnicas de test funcional y estructural de ADCs, publicadas en los últimos tres años, implementadas (o que admiten extensión) como estrategias BIST.

El Capítulo 5 presenta el método de test estructural, basado en un circuito DfT, cuya capacidad de detección ha sido evaluada sobre un convertidor analógico-digital doblado e interpolado. En este apartado se incluye una introducción del ADC doblado e interpolado, así como la descripción de los bloques que lo forman; el modelo de comportamiento a alto nivel bajo el entorno MATLAB/SIMULINK, tanto del ADC, como del DfT, la plataforma CAT (Computer-Aided-Test); y los resultados de simulación obtenidos.

Por último, se han planteado las conclusiones de este trabajo, en el que se resaltan las aportaciones más importantes, y se señalan las posibles líneas de trabajo futuro.


Summary XI

Summary

Nowadays, heterogeneous SoC design is being imposed for a lot of applications, which implies a joint implementation of different types of technologies. This fact, together with the increasing integration level of these systems, due to the scaling trends imposed by the technology evolution of recent years, poses an important challenge, not only for the design of integrated circuits, but also for their test, since test must not lose sight of its main objectives of efficiency and affordable cost.

For analog and mixed-signal circuits, there are few overall test methodologies and they are not widely accepted. Most of the effort is oriented to specifically developed techniques for their use on a certain class of circuit, trying to complement the results obtained with the existing test approaches. Most of these methods are based on functional verification, to check the fulfilment of specifications, under the operating conditions imposed by the circuit application.

Although functional, or specification-driven, test is the dominant test style nowadays for industrial application on mixed-signal circuits, universities and research centres are increasingly concerned by the development of structural, or fault-driven, test methodologies, due to the wide experience acquired of how digital systems have evolved. Its main potential advantage consists in test cost and test time reduction. This saving is based on the fact that functional test strategies do not take into account all the possible operating conditions for the circuit, and they do not avoid the use of expensive storage and data processing systems, as well as different techniques for stimuli generation with certain accuracy requirements, which are normally rather high. Nevertheless, the effectiveness of a structural test approach depends on the accuracy of the fault model used, so it is essential to carry out a deep study of it.

On the other hand, although design and test, especially in the case of analog circuits, have been traditionally considered as separate tasks, at present, the need to link both


XII Summary

processes more closely is increasingly extending through the so-called Design-for-Test (DfT). This concept, introduced for the digital domain, aims to reduce test complexity, and associated cost, by considering the test needs of a system throughout the design process. In this sense, a solution to the rising test complexity and cost, related to current test equipments, consists in moving part of the required test resources (evaluation and/or signal generation) on to the chip, that is, implementing built-in self test (BIST) strategies. In fact, BIST techniques are in essence DfT approaches, in the sense that they must be contemplated during the design phase of the circuit, in order to include the necessary extra hardware for signal generation and/or evaluation.

Taking into account what has been established until now, we can say that a structural DfT or BIST scheme can reduce the requirements for the input test stimuli generation and for the evaluation of responses, compared to a functional test. For a structural BIST, simple signals, without advanced calibration requirements, are used (DC, ramps, squared waveforms, etc.). On-chip generated signals can even be utilized to excite faults and to observe their effects, by adding some extra circuitry, ideally, as simple as possible.

Considering the potential advantages that an on-chip implementation of structural test strategies can provide, the main objective of this thesis were the development and evaluation of structural DfT methodologies applied to mixed-signal circuits with increasing complexity and performances, based on the analysis of internal voltage/current variations in the circuit due to the presence of a fault.

In order to achieve this purpose, two types of circuits have been analysed: switched current (SI) circuits, and continuous circuits that operate with low voltage shifts, focusing on high-speed analog-to-digital converters. In the first case, as switched current circuits operate with dynamic currents, owing to the operation principle itself, the validity of a structural test approach, based on dynamic current analysis by using a built-in dynamic current sensor (BIDCS), has been proven. For the second type of circuit, the case of high-speed ADCs has been highlighted, and among them, a folded and interpolated ADC has been chosen to develop and validate a structural DfT technique with the aim of its future extension to a BIST strategy. The DfT approach is based on measuring relative variations among sampled internal voltages, corresponding to analogous and adjacent ADC blocks. This method is the focus of a great part of the original contributions of this document.

As was stated previously, the accuracy of the fault model is essential to validate the simulation results obtained during the evaluation of any structural test technique applied to analog circuits. Therefore, and before developing the objective of this thesis, the physical mechanisms that give rise to the appearance of defects were studied in as much detail as possible, from the point of view of the current technological environment. This analysis lead us to the definition of a fault model applicable to the analog CUTs (Circuit under Test) used in this thesis, which can be extrapolated to possible future designs using deep-submicron and nanometric CMOS technologies.

The work done, regarding the validation of the structural test approach based on monitoring dynamic supply currents with a BIDCS, can be divided into three phases: During the first one, we started from a first version of a current sensor that detected how the supply current increased or decreased its value in the presence of a fault. A building block made of S2I cascode memory cells was chosen as the CUT for validating a test


Summary XIII

strategy based on monitoring the supply current. After that, a BIDCS, coupled by a current mirror to the memory cell, was designed to detect the presence of faults on it. This enhanced built-in sensor includes the additional ability of analysing the current transients that appear when the circuit changes from one clock sub-phase to the next one. During the second phase in the development of this work, the operation of the sensor was validated on a S2I and on a continuous time benchmark circuit, so as to compare the results obtained and to evaluate the efficiency of the method in both cases. During the last phase, CUT complexity has been increased by choosing two cyclic algorithmic switched current ADCs to establish the validity of both test method and BIDCS by simulation and also by experimental measurements on a prototype. The following original contributions, apart from the development of the structural DfT strategy itself, can be highlighted:

• The use and implementation of a BIDCS based on a gyrator (that emulates the behaviour of an inductance) to monitor the dynamic supply current and to detect the presence of faults in the CUT. • The validation of the test method on different circuits with diverse complexity, including a manufactured benchmark prototype. • The supply current monitoring of a single memory cell (δIDD) for complex circuits, taking advantage of fault reflection mechanisms between adjacent cells.

Regarding the structural test method applied to circuits which operate with low voltage shifts, such as, for example, a folded and interpolated ADC, a new DfT approach has been designed and developed. This new method consists of sampling several internal nodes of the circuit and obtaining a measurement of their relative deviation compared to the corresponding values in the fault-free case. Since absolute voltage measurements are strongly dependent on process spread, we focus on relative voltage variations among the internal nodes of the converter. As a result of the development of this structural DfT method in several stages, three original contributions have been formulated:

• A DfT circuit has been designed to sample several internal nodes of the circuit, so as to obtain a measurement of their relative deviations regarding the values corresponding to the fault-free case. • A high-level behavioural model of the ADC and the DfT has been developed in the MATLAB/SIMULINK environment, in order to optimize the converter design, and also as a first evaluation of the DfT validity. • The optimum test limits for our test method have been established so that fault coverage can be maximized. This task has been done by using a CAT (Computer-Aided-Test) platform to evaluate, inject and simulate catastrophic faults on a transistor level implementation of the circuit.

This thesis is organized as follows: in Chapter 1 the problems associated with mixed-signal test, and imposed by the evolution of current technology, have been briefly presented, within an environment of high integration level and heterogeneous circuits making up the SoCs. The main objective of this thesis was also defined, as the implementation and validation of structural DfT methods to be applied to two types of circuits: switched-current and continuous time circuits. Among the latter, we highlight the high-speed analog-to-digital converters.

In Chapter 2, after introducing the physical mechanisms that give rise to the appearance of defects, fault modelling is explained, as well as the effects of faults on the


XIV Summary

electrical behaviour of the devices and/or affected lines. Thus, the model obtained will later enable fault simulation and also evaluation of any test approach to be applied. This model distinguishes three types of faults: bridge, open, and parametric faults, which can be subdivided into intrinsic and extrinsic faults.

In Chapter 3 an introduction to the switched-current design technique is included, along with the proposed test strategy, based on the implementation of a dynamic built-in current sensor. Finally, the results obtained on the different types of circuits used in the three stages of development of this structural DfT approach are listed and explained.

Chapter 4 presents the main strategies used for extracting the key ADC parameters and specifications, which are normally the objective of ADC test. Furthermore, the potential solutions for implementation of a full auto-test feature, and migration of test resources into the chip, are shown. In this sense, we have focused our attention on the study of recently published “State-of-the-art” functional and structural ADC test techniques that have been implemented, or that can be extended, as BIST strategies.

In Chapter 5 the structural test approach, based on a DfT circuit whose detection capability has been evaluated on a folded and interpolated ADC, is explained. This part includes an introduction to the basis of folded and interpolated ADCs, the description of the blocks making them up, the high-level behavioural model of the ADC and the DfT circuits developed in the MATLAB/SIMULINK environment; the CAT platform; and the simulation results obtained.

Finally, the conclusions of this work and the most important original contributions have been highlighted, and the possible lines for future work have been pointed out.


Capítulo 1. Introducción 1

Capítulo 1

Introducción

En la actualidad muchas aplicaciones de los circuitos electrónicos, exigen la realización del sistema completo en un único chip, lo que recibe el nombre de System-on-Chip, o SoC. Esta tendencia implica la implementación conjunta de diferentes tipos de tecnologías: digitales, analógicas, sensores, radio-frecuencia… El diseño de tales sistemas supone un problema en la microelectrónica actual, sobre todo, si tenemos en cuenta que el nivel de integración de dichos sistemas aumenta constantemente por causa del escalado impuesto por la evolución tecnológica de los últimos años. Partimos, por tanto, de un escenario de complejidad, asociado a la implementación conjunta de tecnologías heterogéneas.

Sin embargo, no es ésta la única tarea compleja que se presenta a la hora de acometer proyectos de circuitos integrados presentes o futuros. La cuestión de cómo realizar el test de estos sistemas heterogéneos de forma eficiente, en términos de coste y tiempo de test, puede llegar a convertirse en el verdadero cuello de botella del proceso, puesto que el coste del test habrá de restringirse, de modo que el coste global del circuito integrado se mantenga dentro de unos límites aceptables [1].

La solución ideal consiste en plantear una metodología global que resuelva la problemática de test del SoC; cuya búsqueda se convierte en un objetivo al que habrán de dedicarse muchos recursos para lograr su consecución. En lo que se refiere al dominio digital, las metodologías desarrolladas han alcanzado un estado de madurez tal, que ha permitido su asimilación industrial. Sin embargo, éste no es el caso de los circuitos analógicos y mixtos, donde se hace necesaria la concentración de mayores esfuerzos. En este sentido, en los últimos años, estos esfuerzos se han dirigido a la realización del diseño para test de los principales bloques analógicos y mixtos integrados en un SoC complejo. No obstante, estas investigaciones se han venido


2 Capítulo 1. Introducción

desarrollando, fundamentalmente, en el ámbito académico, sin que haya encontrado la difusión que es deseable en la industria, lo que contribuiría, muy probablemente, a la mejora de algunas de estas técnicas emergentes.

Para los circuitos analógicos y mixtos, analógico-digitales, no existen metodologías generales de test, sino técnicas desarrolladas específicamente para su uso sobre un tipo de circuito concreto. Entre estos circuitos, podemos destacar el caso de los convertidores de datos, ampliamente utilizados, y con un importante número de técnicas de test aplicables. Sin embargo, estos convertidores todavía demandan métodos más rápidos y precisos que mejoren los resultados obtenidos con los métodos ya existentes. La mayoría de estas estrategias de test se basan en la verificación funcional de los circuitos, para comprobar el cumplimiento de especificaciones bajo las condiciones de operación impuestas por la aplicación concreta para la que los circuitos están destinados.

A pesar de que el test funcional, o basado en especificaciones, es el tipo de test dominante en la actualidad para circuitos mixtos, está creciendo el interés por el desarrollo de metodologías de test estructural, o basado en fallos, motivado por la experiencia previa en la evolución de los sistemas digitales. La principal ventaja potencial radica en la reducción del tiempo de test, y en la mejora de la calidad del mismo. Entre las técnicas propuestas resultan particularmente prometedoras aquellas que no requieren un soporte complejo dentro del chip, o las que no precisan de la generación de un estímulo externo de fuertes requerimientos.

Otros dos conceptos procedentes del dominio digital son los de diseño para test (Design-for-Testability) y autotest integrado (Built-in Self Test). Aunque su extensión al dominio analógico o mixto pudiera resultar discutible, sí sería necesario comprobar hasta dónde se puede llegar en este sentido, aunque sea con técnicas a medida, o “ad-hoc”, con distintos grados de aplicabilidad práctica, pero que, no obstante, resultan interesantes.

1.1. Organización de la tesis

El presente documento de tesis está dividido en cinco capítulos; además de las conclusiones, y de un apéndice sobre las especificaciones básicas aportadas por los fabricantes de convertidores A/D.

El Capítulo 1, de introducción, tiene como fin mostrar la problemática asociada al test, debida a la evolución tecnológica actual, así como la motivación y objetivos del presente documento.

En el Capítulo 2 se ha realizado un estudio sobre los mecanismos que dan origen a la aparición de los defectos, desde el punto de vista del entorno tecnológico actual. Tal y como se explicará en apartados posteriores, la precisión del modelo de fallos a emplear resulta importante para otorgar validez a los resultados de simulación obtenidos en la evaluación de cualquier técnica de test aplicada a circuitos analógicos; especialmente, si estamos hablando de metodologías de test estructural que, por definición, se basan en defectos. Este análisis nos llevará a la definición de un modelo de fallos, aplicable a los circuitos analógicos empleados como CUTs en esta tesis, y extrapolable a posibles



diseños futuros, realizados utilizando tecnologías CMOS “deep-submicron” y nanométricas.

El Capítulo 3 expone los detalles de desarrollo y validación de una estrategia de test estructural basada en la monitorización de las corrientes dinámicas de alimentación de un circuito de corrientes conmutadas, SI. Esta metodología hace uso de un sensor dinámico de corriente (BIDCS) que es especialmente sensible a las componentes de mayor frecuencia de la corriente de alimentación. Dentro del objetivo principal de la tesis, consistente en la formulación de metodologías de test estructural DfT aplicadas a circuitos mixtos de prestaciones y complejidad creciente, en este capítulo se desarrollan tres sub-objetivos:

1. Evaluación del método de test, sobre una celda de memoria de corrientes conmutadas del tipo S2I cascode.

2. Validación sobre un circuito de prueba discreto, formado por celdas S2I, y sobre un circuito de prueba continuo, comparando los resultados obtenidos.

3. Establecer la validez del método, y del sensor diseñado, sobre dos convertidores A/D, de tipo algorítmico cíclico, construidos a partir de celdas de memoria S2I.

En este capítulo cabe destacar tres aportaciones originales, además de la principal, que es el propio desarrollo de la estrategia DfT de test estructural: La primera es el uso e implementación de un BIDCS, basado en un girador, (que emula el comportamiento de una inductancia) para monitorizar la corriente dinámica de alimentación y detectar la presencia de fallos en el CUT. La segunda es la validación del método sobre diferentes circuitos de diversa complejidad, incluyendo circuitos fabricados sobre los que se han realizado medidas reales. Y la tercera consiste en monitorizar sólo la corriente de alimentación de una única celda, δIDD, para circuitos complejos, aprovechando los mecanismos de reflexión de fallos entre celdas adyacentes.

En el Capítulo 4 se introducen los métodos principales que se emplean para extraer los parámetros y especificaciones en las que se basan las distintas estrategias de test de convertidores A/D. También se exponen las soluciones aportadas para implementar, tanto un auto-test completo, como para migrar parte de los recursos de test desde el equipamiento exterior al interior del circuito. En este sentido, se ha prestado particular atención a las técnicas de test funcional y estructural de ADCs, publicadas en los últimos tres años, implementadas, o que admiten extensión, como estrategias BIST.

En el Capítulo 5, siguiendo con la línea planteada por el objetivo principal de la tesis, se presenta un método de test estructural basado en un circuito DfT, desarrollado para la detección de fallos en un convertidor analógico-digital doblado e interpolado de alta velocidad, con el objetivo de su extensión futura a una estrategia BIST. El desarrollo y validación de este método se ha dividido, a su vez, en tres sub-objetivos, cuya implementación da lugar a las aportaciones originales a destacar, dentro de este apartado de la tesis:

1. Diseñar un circuito DfT que muestree varios nudos internos del circuito para obtener una medida de su desviación relativa con respecto a los valores correspondientes al caso libre de fallo.



2. Desarrollar un modelo de comportamiento a alto nivel, bajo el entorno MATLAB/SIMULINK, tanto del ADC, como del DfT, para la optimización del diseño del convertidor y una primera evaluación de validez del método de test.

3. Realizar una implementación a nivel transistor del ADC y del DfT sobre los que realizar medidas.

4. Establecer, mediante simulación, los límites de test óptimos del DfT que maximizan la cobertura de fallos, utilizando una plataforma CAT (Computer-Aided-Test) sobre la implementación a nivel transistor.

Por último, en las conclusiones se resumen las aportaciones de este trabajo y se plantean las futuras tareas y líneas de investigación.

Figura 1. 1. Esquema de la organización de este documento de tesis.



En la Figura 1.1 puede verse un esquema que resume la organización del documento de tesis que se presenta.

1.2. Generalidades sobre el test de circuitos mixtos

Si tratáramos de definir de forma general el concepto de test de un circuito integrado, llegamos a la conclusión de que se trata del proceso consistente en la aplicación de un estímulo al circuito sometido a test, o CUT (Circuit Under Test) y en el procesado de la respuesta de éste, con el fin de extraer una serie de parámetros que permitan la evaluación del correcto funcionamiento del mismo. Existen varios factores que influirán en la selección de los estímulos: la fase de desarrollo del producto, la estrategia de test a emplear, y el tipo de circuito.

1.2.1. Fases en el test de un circuito integrado

El test es una necesidad inherente al circuito que se extiende a lo largo de toda su vida útil, en diferentes fases. Durante la fase de concepción, la validación del diseño y del prototipo son esenciales antes que el circuito inicie su fase de producción. Normalmente, en esta fase de especificaciones del circuito, se incluye el test del mismo en un modo bastante a medida o “ad-hoc”, basado en el conocimiento del diseño por parte del ingeniero de diseño y test, y que se ve poco influenciado por la economía en recursos y tiempo invertido.

Una vez finalizado el proceso de fabricación del circuito integrado, éste va a pasar por una serie de fases fundamentales, dentro de lo que se considera su vida útil. A continuación se describen estas fases, y el diferente papel desempeñado en ellas por parte del test [2]:

• Test de post-fabricación: El tiempo invertido debe ser mínimo, y el equipo a emplear lo más estándar posible. En este caso, la economía en términos de tiempo y recursos de test externos (ATEs) resulta crítica, así como la necesidad de sistematizar el proceso sin perder efectividad.

• Test de campo o de mantenimiento: Sigue siendo necesario contar con técnicas de test que sean eficientes y que, idealmente, se basen en las desarrolladas durante el test de post-fabricación. El test se lleva a cabo, normalmente, a nivel subsistema y, en este caso, los requerimientos en cuanto a tiempo no resultan tan críticos como en el caso anterior.

• Test de arranque o test funcional básico: Se aplica antes de comenzar la operación del circuito (típicamente en aplicaciones aeroespaciales y de electrónica del automóvil) con el fin de evitar el funcionamiento erróneo mediante la comprobación del estatus de la electrónica de la placa. De nuevo, es recomendable emplear técnicas basadas en las desarrolladas en la etapa de post-fabricación, pero las señales deben de poder ser generadas automáticamente por el propio sistema o por circuitería adicional.

• Test concurrente: En este caso, lo que interesa es emplear las propias señales del circuito para llevar a cabo el test. La necesidad creciente en este tipo de



test procede de aplicaciones como la biomédica, o las que emplean robots non-stop.

1.2.2. Test estructural frente a test funcional

De todas las clasificaciones posibles de metodologías de test, la más sencilla, probablemente, es aquella que distingue dos categorías: estructural y funcional [3-4]. El test estructural, también llamado test orientado a defectos, se basa en un conjunto de modelos de fallos disponibles, que son una abstracción del impacto eléctrico de los defectos en el correspondiente nivel de descripción del diseño (layout, lógica, esquemático,…). Partiendo de la base de que la estructura está afectada por la presencia de un fallo, puede seleccionarse el estímulo necesario para que este hecho se manifieste y pueda detectarse mediante la aplicación de algoritmos concretos. Sin embargo, este tipo de test adolece de varias limitaciones importantes: En primer lugar, su efectividad depende de la precisión de los modelos de fallos aplicados, por lo que el estudio en profundidad de los mismos resulta clave. En segundo lugar, precisa de extensas simulaciones y recursos computacionales para la evaluación de su efectividad, lo que resulta un problema cuando se trata de aplicar a circuitos complejos. Finalmente, no asegura el comportamiento funcional correcto del circuito, salvo que se desarrolle algún tipo de correlación entre el fallo y su efecto sobre el cumplimiento de especificaciones del bloque donde se produce o, en el caso, más favorable, del circuito completo.

Por otro lado, el test funcional, también llamado test basado en especificaciones, no se fundamenta en modelos de fallos, sino en especificaciones a nivel funcionamiento del circuito integrado. Es decir, la metodología completa de test es seleccionada, normalmente, por los diseñadores, basándose en su propia experiencia, de acuerdo a unas especificaciones objetivo. Este método también cuenta con desventajas importantes: Por ejemplo, un test funcional práctico no puede tener en cuenta todas las posibles condiciones de operación del circuito, puesto que, de ser así, el número de tests a realizar es infinito. Por tanto, cabe la posibilidad de que, aunque el circuito pase el test, pueda verse afectado por algún tipo de fallo que sólo se manifieste bajo determinadas condiciones de funcionamiento. Es más, los circuitos integrados, normalmente, han de cumplir un elevado número de especificaciones, cada una de ellas, con diferentes requerimientos de precisión, lo que convierte al test funcional en una tarea larga y costosa.

De todo lo dicho, podemos extraer como conclusión que no existe una alternativa claramente superior a la otra, puesto que ambas presentan ventajas e inconvenientes. En todo caso, puede ser más aconsejable la utilización de una u la otra en función de la fase de test en la que nos encontremos (post-producción, mantenimiento, arranque…). Es decir, la solución ideal no pasa por tener que elegir entre una metodología u otra, sino por buscar la complementariedad entre ambas.

1.2.3. Diseño para test (Design-for-Test) y BIST

Aunque el diseño y el test, especialmente en el caso de circuitos analógicos, han sido, tradicionalmente, tareas separadas, actualmente, se está extendiendo la necesidad de ligar, cada vez más, ambos procesos, a través de los que se llama el diseño para test, o



Design for Test (DfT). Este concepto, introducido, de nuevo, para el dominio digital [5], se ha adaptado a los circuitos analógicos y mixtos [6-7]. Una técnica de diseño para test tiene como objetivo reducir la complejidad del test y el coste asociado mediante la consideración de las necesidades del test de un sistema a lo largo del proceso de diseño. Esto se puede conseguir alterando los circuitos para mejorar su testabilidad, para lo cual se incluyen elementos adicionales que proporcionen acceso exterior a los bloques embebidos y/o el uso de estrategias de test específicas para reducir el número de especificaciones funcionales a verificar. Pero una técnica DfT, bajo este punto de vista, no elimina la necesidad de generar señales de test y observarlas.

Para hacer más manejable un diseño complejo, es habitual fragmentarlo en una serie de bloques funcionales, cada uno de los cuales lleve a cabo una operación bien definida. Del mismo modo, el test de estos circuitos integrados complejos se desarrolla siguiendo el flujo de diseño, evaluando cada bloque, o grupo de bloques, de forma separada. Esto requerirá el acceso externo a ambas entradas y salidas, para poder inyectar el estímulo y observar las respuestas, respectivamente, de las particiones consideradas durante la fase de diseño.

Existen dos problemas principales relacionados con la accesibilidad de los nudos: Primero, el nudo debe de estar aislado de sus fuentes normales antes de inyectar el estímulo de test. En segundo lugar, cualquier elemento adicional empleado para hacer que un nudo sea accesible debe preservar los mismos niveles de rendimiento que los del circuito original. Esto resulta una tarea difícil, debido a la sensibilidad que los circuitos analógicos, en general, tienen a los efectos de carga y a las modificaciones estructurales.

Por regla general, para evitar la degradación de prestaciones, estos conceptos llevan asociados funcionalidades extra para algunos dispositivos, que deben ser añadidas durante la fase de diseño, para proporcionar la accesibilidad necesaria a los nudos de entrada y salida de los distintos subsistemas, puesto que la mayoría de ellos se encuentran profundamente embebidos en el circuito integrado, y no están conectados a pines externos.

Las técnicas DfT para circuitos analógicos se han aplicado, tradicionalmente, en base a procedimientos a medida, lo que dificulta su uso en un entorno de diseño general. La necesidad de evitar la degradación de prestaciones obliga, en ocasiones, a rediseñar cuidadosamente ciertas partes del circuito, si no se ha tenido en cuenta durante el flujo de diseño. Por tanto, se fomentarán aquellas técnicas DfT que permitan la estandarización del diseño, para reducir el coste asociado al test.

Por otro lado, debido a los requerimientos, cada vez más exigentes, de los circuitos integrados actuales y futuros, es necesario contar con equipamientos de test más complejos, precisos y, por tanto, costosos. Una solución consiste en mover parte de los recursos de test (evaluación y/o generación de señal) al interior del chip, es decir, implementar métodos BIST (Built-in Self Test). De hecho, las técnicas BIST son, en el fondo, métodos DfT, en el sentido de que deben contemplarse durante la fase de diseño del circuito, para incluir el hardware extra necesario para dicha evaluación y/o generación de señal. Es decir, estas particulares técnicas DfT que son los BIST, evitan los problemas relacionados con el test de bloques embebidos con limitado acceso de pines de entrada y salida.

El hecho de que las técnicas BIST requieran de la inclusión de hardware adicional, implica que sus mayores desventajas radicarán en el aumento del área, el impacto sobre



las prestaciones del circuito, y la reducción del rendimiento del proceso de fabricación (yield loss), relacionada con el aumento de la probabilidad de aparición de defectos en un circuito más grande. Sin embargo, tenemos como principales ventajas la automatización del test, la mayor precisión, puesto que las señales no son conducidas fuera del chip, minimizando los efectos de carga; la menor dependencia del costoso ATE (Automated Test Equipment), y la reutilización durante distintas fases de test (desde producción hasta el test sobre placa y concurrente). Es más, el aumento de área puede minimizarse mediante la reconfiguración de la circuitería existente durante el proceso de test [8], o sacando partido de la disponibilidad, dentro del IC complejo, de DSPs, o de convertidores de datos, para llevar a cabo el test de la parte analógica [9].

Una estructura BIST para test funcional, normalmente, requiere generadores de señal de altas prestaciones y el procesado de una gran cantidad de datos. En el caso de los filtros y de los convertidores de datos, para desarrollar un test en el dominio de la frecuencia se necesita la generación y aplicación de señales precisas y calibradas, junto con el procesado de la respuesta (FFT, DFT, etc…), que puede realizarse de forma interna o externa al chip por medio de complejos núcleos DSP, si es que se dispone de ellos.

Por el contrario, un esquema de BIST estructural alivia los requerimientos en cuanto a la generación del estímulo de test y la evaluación de respuestas. En este caso se emplean señales sencillas que no necesitan estar calibradas con una gran precisión (DC, rampas, ondas cuadradas,…), o incluso señales generadas por el propio circuito, para excitar los fallos y observar sus efectos en los puntos de test establecidos, por medio de una circuitería adicional que habrá de ser, idealmente, los más sencilla posible.

En la literatura se pueden encontrar varias propuestas de diseño para test analógico “off-line” genéricas. Básicamente, estas técnicas tratan de aislar los bloques funcionales o macros que componen el circuito completo, y así aumentar la capacidad de controlar sus entradas y salidas, y de observar el comportamiento de estas últimas. Además, por ser “off-line”, son estrategias consistentes en la aplicación de un estímulo de test específico y en la posterior evaluación de la respuesta, y, por ser genéricas, son aplicables a distintos tipos de circuitos.

En [2] se propone la división de estas técnicas en dos categorías generales: el multiplexado y el “bypass”:

El método de multiplexado incluye todas aquellas propuestas donde, tras la división en macros, los nudos internos se han hecho accesibles mediante la conexión, con un cable o con un bus. La controlabilidad, o capacidad para inyectar un estímulo, requiere desconectar la entrada del bloque, o macro, del camino de la señal, y reconectar esa entrada a la señal de test. La observabilidad sólo precisa de una conexión extra desde la salida de la macro a un cable.

El método de “bypass” se basa en reconfigurar las macros que no van a ser analizadas, de tal modo que se establece un camino de frecuencia independiente (como un aislador o buffer) entre la entrada externa y la de la macro a examinar; y de forma equivalente entre la macro y la salida externa. De hecho, esta estrategia puede considerarse una extensión del popular método de “scan”, ampliamente utilizado para circuitos digitales.



Entre las distintas propuestas de DfT “off-line” existentes, podemos destacar algunas de ellas, como las basadas en registros de desplazamiento digitales o analógicos, los buses de test analógicos, el test de oscilación, los sensores de corriente, etc...

Registros de desplazamiento digitales (DSRs): En los circuitos mixtos es posible emplear los esquemas de DfT digitales para realizar el test de los bloques analógicos que los componen. Esta tarea se realiza accediendo a las señales de las interfaces A/D y D/A a través de una cadena de scan digital, de tal modo que sólo se analicen los componentes analógicos y no el circuito entero [10-11].

Yendo un paso más allá, se pueden utilizar los componentes digitales para generar el test de los convertidores D/A y observar las salidas de los convertidores A/D en aquellos sistemas que cuenten con capacidad adicional de procesado de señal (DSP), lo que permite un análisis complejo de las señales [12]

Registros de desplazamiento analógicos (ASRs): En el caso de los circuitos digitales, las técnicas más representativas y aceptadas de DfT para aumentar la controlabilidad y observabilidad de los nudos internos son las llamadas “Scan”, y se han dedicado importantes esfuerzos a extender este mismo concepto al dominio analógico. En este sentido, los registros de desplazamiento analógicos adaptan el concepto de registros de desplazamiento digitales al mundo analógico. En la literatura se pueden encontrar dos tipos de implementaciones: los dispositivos “bucket-brigade”, y los acoplados por carga (CCDs). Sin embargo, hay que tener en cuenta que estos esquemas sólo son útiles para aumentar la observabilidad, pero no permiten controlar el estado del circuito. En los esquemas de “bucket–brigade” se captura la tensión en los puntos de test internos mediante circuitos de muestreo y retención. Por medio de un esquema de conmutación adecuado, se convierte a los S&H en una cadena de seguidores de tensión, que se emplea para pasar a la salida las tensiones muestreadas [13]. Otra implementación de ASRs hace uso de CCDs, en la que el desplazamiento de la información analógica se realiza a través de cargas acumuladas en transistores y condensadores compactos. Este método resulta válido, tanto para circuitos en modo tensión, como en modo corriente. Los requerimientos en términos de área y potencia son, generalmente, mucho menores que en el caso anterior, y se obtienen pequeñas cargas capacitivas, alta linealidad, y puede operar a frecuencias mayores [14]. Sin embargo, la mayor desventaja de estas propuestas aparece para el caso de aplicación a circuitos grandes, donde se necesita un gran número de circuitos de conmutación y largas líneas de interconexión, lo que induce a la aparición de errores de medida significativos.

Bus de test analógico: Probablemente, el método más empleado para ganar accesibilidad en los circuitos analógicos es el consistente en utilizar buses de test analógicos. Los primeros que aparecieron se basaban en puertas de transmisión conectadas a un cable común, directamente conectado, a su vez, a un pin de salida [15-16], o a un amplificador de aislamiento (buffer) dentro del chip que conduce a un pin de salida [17]. Estas propuestas, no obstante, tienen importantes desventajas, como es el limitado ancho de banda de las señales que pueden ser monitorizadas, la capacidad adicional significativa de los cables, el acoplamiento dentro del chip con señales analógicas cercanas, el área extra precisada por los amplificadores buffer, etc… En [18] se presenta un bus de test analógico de alta velocidad que soluciona los problemas anteriores, y que se caracteriza por pequeñas y constantes capacidades parásitas en los



nudos a observar, por un amplio ancho de banda (hasta 100 MHz), y por un área de silicio reducida. En este caso, la tensión de un nudo interno se analiza fuera del chip mediante, primero, una conversión tensión-corriente usando inversores digitales de tres estados, y luego sacando el resultado fuera del chip, donde un convertidor corriente-tensión de alta velocidad obtiene de nuevo la tensión monitorizada.

Transistores MOS conmutados: En esta estrategia se emplea la idea básica de la estrategia “bypass” antes citada, que se usó, inicialmente, para filtros activos analógicos, con el fin de llevar a cabo un incremento dinámico del ancho de banda de cada etapa del filtro [19]. Esta tarea se consigue mediante la asociación adecuada de transistores MOS, con la correspondiente línea de control, a todos los elementos pasivos (resistencias, condensadores, y combinaciones serie y paralelo de éstos). En [20] se extiende esta misma idea al caso de circuitos de capacidades conmutadas (SC), empleando un control adicional de las llaves. Estas dos propuestas facilitan la detección de desviaciones paramétricas de componentes, así como de fallos catastróficos. Sin embargo, la desventaja principal, desde un punto de vista práctico, es el importante esfuerzo de diseño que es necesario realizar para acomodar la circuitería adicional sin degradar las prestaciones del circuito de forma significativa.

Sw-opamp: El concepto del “sw-opamp” consiste en un bloque funcional con dos modos de operación dependientes de una señal de control digital. Durante el modo normal el circuito funciona como un amplificador operacional (modo opamp), donde los terminales V+ y V- son las entradas, y el terminal Vout la salida. Durante el modo buffer el circuito actúa como un aislador, donde la señal presente en el terminal VT se pasa a la salida (seguidor de tensión). Este concepto de “sw-opamp” se puede utilizar para implementar una estrategia DfT de multiplexado, sustituyendo el último elemento activo de cada macro por un “sw-opamp”, de modo que las entradas de las macros son controlables a través del “sw-opamp” de la macro anterior. También puede emplearse este concepto para implementar una estrategia de tipo “bypass”, en la que la entrada de cada macro puede controlarse desde la entrada primaria, pasando la señal a través de los “sw-opamps” de las macros anteriores (en modo buffer). Del mismo modo, la salida puede observarse en la salida primaria a través de “sw-opamps” en las macros sucesivas. Por tanto, cada etapa puede controlarse y observarse completamente desde la entrada primaria (Vin) y la salida primaria (Vout), respectivamente.

El diseño eficiente del “sw-opamp” es un elemento clave para mantener una degradación tolerable de la señal. En este sentido, existen varias implementaciones propuestas en la literatura, desde la original, propuesta en [21], hasta otras implementaciones alternativas [22-24], donde se usan llaves para reconfigurar el circuito. En [21] el “sw-opamp” se basa en una duplicación de la etapa de entrada del operacional y el uso de dos llaves no complementarias de tamaño mínimo para conectar cada etapa de entrada a la de salida en función de la señal de control.

Test de oscilación (OBT): Esta metodología de test consiste, básicamente, en convertir el circuito en un oscilador durante la fase de test, de tal modo, que los parámetros de oscilación puedan ser directamente relacionados con el comportamiento del circuito y sus prestaciones durante el modo normal de operación. Este método, conceptualmente simple, no precisa de fuertes modificaciones en el CUT ni de recursos específicos para la generación del estímulo de test, que puede ser obtenido por el propio circuito; es un método genérico, puesto que puede aplicarse a distintos tipos de



circuitos, con una amplia variedad de especificaciones; y el hecho de que la evaluación se reduzca a la extracción de los parámetros de oscilación permite su extensión a una implementación BIST (OBIST). En el Capítulo 4 de esta tesis se realiza un estudio más completo de esta técnica, así como su aplicación al caso particular del test de los convertidores analógico-digitales.

Sensores de corriente (BICS): Los métodos de test basados en detección de fallos por medio de sensores, en general, y de sensores de corriente, o BICS (built-in current sensors), en particular, se aplican para circuitos tanto digitales, como analógicos y mixtos. Estos sensores, insertados entre el CUT y alimentación, emplean una “firma de corriente”, que puede ser un umbral DC o un espectro dado, para determinar si el circuito está funcionando correctamente. Los BICSs admiten una clasificación basada en el tipo de elemento pasivo, cuyo comportamiento emulan, en el que se basa la detección (resistivo, capacitivo); o atendiendo al tipo de medida que desarrollan, encontrándonos con: sensores de medida directa, como los basados en espejos de corriente; o sensores de medida indirecta, tales como los convertidores corriente-tensión, corriente-frecuencia, o corriente-tiempo de retraso. Los BICS son implementaciones basadas en las distintas estrategias de test de corriente existentes y que se describen con más detalle posteriormente, en este mismo capítulo, así como en el Capítulo 3 de esta tesis.

1.2.4. Estándar de bus de test para circuitos mixtos IEEE 1149.4

Al principio de los años 90, se introdujo el IEEE Standard Test Access Port and Boundary-Scan Architecture [25] como una alternativa de bajo coste para instrumentación de test del tipo “bed-of-nails”, con el objetivo de la estandarización del hardware de soporte de test para circuitos digitales. Este documento, que recibe el nombre de estándar IEEE 1149.1, proporciona facilidades para la aplicación y monitorización de señales de test digitales a través del uso de un bus de test situado sobre placa, así como algún hardware DfT dentro del chip. Permite escanear los límites de cualquier circuito integrado desde un único puerto de test de la placa de circuito impreso (PCB), conectada, a su vez, a un ATE.

A finales de la misma década de los 90, se propuso un nuevo estándar, el IEEE 1149.4 [26], para extender las características del denominado “boundary-scan” al dominio analógico y mixto. Actualmente, este estándar es un elemento importante dentro del diseño y el test de SoCs que contienen componentes analógicos, lógica digital y recursos de memoria, cada uno con sus propios requerimientos.

Básicamente, el estándar IEEE 1149.4 especifica el uso de un bus de test analógico, situado en la placa, de hardware DfT adicional dentro del chip, y del protocolo asociado con estas características. Su arquitectura general, para cumplir con el estándar digital IEEE 1149.1, incluye un puerto de acceso de test específico (TAP), compuesto, a su vez, por cuatro pines (TDI, TDO, TMS, y TCK), un conjunto de módulos digitales (Digital Boundary Modules DBM), asociados con cada pin de función digital, y una circuitería de control del test, compuesta por un controlador del TAP, un registro de instrucciones, y un decodificador de instrucciones. Estos componentes permiten cargar y descargar datos de test e instrucciones, así como proporcionar acceso al núcleo del circuito para la aplicación y monitorización de las señales de test digitales. El IEEE



1149.4 también incluye un puerto de acceso de test analógico (ATAP), un circuito interfaz del bus de test (TBIC), módulos analógicos (Analog Boundary Modules ABM), asociados con cada pin de función analógico, y un bus de test analógico interno de dos cables (AB1/2). A nivel de chip, las líneas del bus de test interno se distribuyen entre todos los ABM, mientras que la conexión de éstas con los pines ATAP está controlada por el TBIC. A nivel placa, se especifica un bus de test externo de dos cables para llevar señales entre el equipamiento de test y los pines ATAP.

La función principal de las estructuras de test descritas en el estándar IEEE 1149.4 es la de proporcionar acceso electrónico a los pines del chip individual de una placa de tipo mixto. Las características definidas en el estándar permiten alcanzar el acceso necesario para efectuar el test sin contactos mecánicos, además de cubrir varios tipos de defectos (cortos, abiertos, desviaciones paramétricas) a través de tres clases de test:

• Test de interconexión: Analiza la presencia de cortos y abiertos entre las conexiones de la placa, tanto digitales como analógicos. Este aspecto del estándar ofrece la posibilidad de realizar un test de interconexiones de tipo mixto, al mismo tiempo y del mismo modo que un test de interconexiones digital, compatible con el IEEE 1149.1.

• Test paramétrico: Éste se realiza mediante medidas de caracterización analógica, a través de la aplicación de estímulos analógicos y la monitorización de la respuesta analógica obtenida. En este caso, el estándar permite manejar el test de componentes discretos, normalmente interpuestos entre chips, en una placa mixta.

• Test interno: Este aspecto del estándar es opcional, dado que requiere de la inclusión de estructuras de test internas.

Por tanto, entre las ventajas del bus de test analógico aportado por el estándar IEEE 1149.4 se encuentra la gran variedad de medidas que permite realizar en el CUT, además de la implementación de un soporte adecuado para la obtención de medidas robustas, así como el hecho de que, por tratarse de un estándar, permite la reutilización de los módulos y el empleo de un método de test unificado. Sin embargo, entre sus desventajas cabe destacar que implica un incremento de área, el limitado rango de frecuencias a las que es aplicable, y el impacto en las prestaciones del circuito.

Podemos encontrar distintos ejemplos de aplicación de este bus de test en la página web del grupo de trabajo que lo desarrolló [27], así como del uso del estándar en un diseño comercial [28].

1.2.5. Comparación entre test analógico y test digital

El estado del arte del diseño de los sistemas digitales difiere considerablemente del de los sistemas analógicos y mixtos. Mientras que el diseño digital está prácticamente automatizado, incluso para grandes sistemas, el analógico se encuentra lejos de llegar a este punto. El test se encuentra en la misma situación que el diseño, en este sentido, ya que existe una gran variedad de metodologías bien conocidas que facilitan el test de circuitos digitales. Esto se debe, principalmente, a la propia naturaleza de los circuitos analógicos y de sus señales.



Para entender este contraste hay que tener en cuenta varias cuestiones [29]:

• Los circuitos analógicos, normalmente, contienen un número relativamente reducido de dispositivos, si lo comparamos con un circuito digital típico. Además, el número relativo de entradas y salidas también es pequeño. Por tanto, a diferencia del caso digital, las dificultades que se encuentran en el test de circuitos analógicos no radican en su tamaño, sino en su sensibilidad.

• El modelado de fallos analógico es mucho más difícil que el digital, dado que la función de estos circuitos no puede describirse mediante expresiones cerradas, como ecuaciones Booleanas. En su lugar, tenemos que el funcionamiento del circuito analógico depende del comportamiento del transistor, cuyo modelo requiere de un conjunto de ecuaciones complejas que contienen un elevado número de parámetros. Además, hay que considerar que la precisión del modelo resulta esencial para la simulación de fallos. Nos enfrentamos, por tanto, a un fuerte contraste con respecto al dominio digital en el que los modelos de fallos “stuck-at” y “path-delay” son ampliamente conocidos y aceptados.

• Las señales digitales tienen valores discretos, mientras que las analógicas presentan un rango infinito de valores, donde una buena señal se encuentra referida a unos determinados márgenes de tolerancia, que dependerán de variaciones de proceso e imprecisiones de medida.

• Las tolerancias absolutas en los componentes analógicos pueden ser muy grandes (alrededor del 20%), pero el ajuste o emparejamiento relativo (relative matching) suele ser muy bueno (0,1% en algunos casos). Aunque es posible la aparición de fallos múltiples, la presencia de varios fallos en distintos componentes pueden cancelar sus efectos entre sí. De modo que no todo fallo múltiple es un fallo real. Además, la lista de todos los fallos múltiples posibles es demasiado larga e inasumible en términos de tiempo de simulación.

• En contraste con la robustez de los circuitos digitales, nos encontramos con que los circuitos analógicos son muy sensibles a los efectos de carga. El simple transporte de una señal analógica a un pin de salida puede tener un fuerte impacto en el comportamiento y en la topología del circuito.

Teniendo en cuenta las consideraciones anteriores, el test analógico ha sido, tradicionalmente, un test funcional, a diferencia de los circuitos digitales, en los que el test estructural es un tema muy estudiado. La robustez, las señales discretas, las facilidades de descripción a alto nivel y los eficientes modelos de fallos existentes para circuitos digitales, han permitido el desarrollo de técnicas de test estructural y de DfT, así como de automatización de diseños con test incluido.

No obstante, el hecho de que el test funcional sea dominante, no implica que no resulte interesante investigar las ventajas que la aplicación de nuevas técnicas de test estructural nos puedan aportar en el test de circuitos analógicos y mixtos. E incluso, estudiar la posibilidad de “exportar” metodologías de test, típicamente digitales, al dominio analógico puede dar lugar a resultados satisfactorios, como por ejemplo, en el caso del test IDDX. Además, también puede tener interés el análisis de la



complementariedad de ambas estrategias, sobre todo, de cara a la implementación de una posible técnica BIST.

1.3. Test de circuitos CMOS nanométricos

El término “deep-submicron” hace referencia a aquellas tecnologías CMOS cuyas longitudes de canal de los transistores se encuentran por debajo de 0,5 µm, mientras que “nanométrico” se aplica a tecnologías con dimensiones inferiores a los 180 nm, aproximadamente, donde no aparecen cambios significativos en las características físicas de los transistores, y de los propios chips.

Durante más de cuatro décadas, la industria de semiconductores se ha distinguido por la rápida evolución de sus productos. La mayor parte de las tendencias industriales, en este sentido, se han derivado de la capacidad de dicha industria para disminuir exponencialmente los tamaños mínimos característicos empleados para la fabricación de circuitos integrados. Entre estas tendencias la más citada es la del nivel de integración, normalmente expresado en términos de la ley de Moore, según la cual el número de componentes por chip se dobla, aproximadamente, cada dos años [30]. La industria ha pasado por una serie de generaciones de disminución planeada de las dimensiones críticas en la era deep-submicron, desde 350 nm, 250 nm, 180 nm, 130 nm, 90 nm, hasta 60 nm, e incluso más allá. Tradicionalmente, éstos han recibido el nombre de nodos tecnológicos, en un intento de proporcionar un único y sencillo indicador del progreso de la industria de fabricación de circuitos integrados, y se define como el tamaño de contacto mínimo entre líneas de metal sobre cualquier producto. Históricamente, la DRAM ha sido el producto que mostraba el contacto de metal más estricto y, por tanto, fijaba el nivel de escalado tecnológico. Sin embargo, en la actualidad, existen múltiples indicadores significativos, en distintos productos, que rigen la evolución tecnológica, por lo que los informes del International Technology Roadmap for Semiconductors (ITRS), han ido eliminando, progresivamente, cualquier referencia al término “nodo tecnológico” desde su informe del 2005 [31].

Durante años se ha dicho que la ley de Moore había alcanzado su límite, y tales predicciones han demostrado ser prematuras. Sin embargo, no deja de ser cierto que nos acercamos a los límites físicos básicos para el escalado de las tecnologías CMOS, lo que hace que sea necesario considerar los dispositivos post-CMOS, desde los no planares, más familiares, hasta los más innovadores, como los transistores de spin. Además, la mejora de prestaciones de los productos no escala sólo en función del número de dispositivos, sino también en función de un complejo conjunto de parámetros dados por las opciones de diseño y la propia tecnología. Por tanto, la evolución tecnológica futura habrá de considerar, no sólo nuevos dispositivos, sino también nuevas posibilidades de fabricación y diseño.

Por otro lado, existen muchos casos en los que los requerimientos cuantitativos (consumo, ancho de banda de las comunicaciones) y funcionales (componentes pasivos, sensores y actuadores, funciones biológicas) no escalan de acuerdo a la ley de Moore, y se emplean soluciones que no son CMOS. En el futuro la integración de tecnologías CMOS y no-CMOS dentro del mismo encapsulado, o System-in-Package (SiP), irá aumentando su importancia. En términos de funcionalidad SoC y SiP pueden ser complementarias, pero requerirán de innovaciones en áreas multi-disciplinares



(nanoelectrónica, nanotermomecánica, nanobiológica…). Para aplicaciones SiP, el encapsulado será el elemento diferenciador clave. Esta tendencia viene representada gráficamente en la Figura 1.2 [32].

Figura 1. 2. Tendencias de escalado tecnológico.

El concepto “More than Moore” y, más concretamente, el de “diversificación funcional” hace referencia a la incorporación en los dispositivos de funcionalidades que no escalan, necesariamente, con la ley de Moore. Este enfoque permite migrar las funcionalidades no digitales (comunicación RF, sensores, actuadores, control de potencia,…) desde la placa al chip (SoC) o al encapsulado (SiP). Se espera que el peso relativo de estos componentes aumente con los años, lo que llevará a la necesidad de diversificar los campos de estudio científico, para mantener el ritmo de evolución tecnológica, mientras los requerimientos, en cuanto a coste, se hacen cada vez más restrictivos.

No obstante, en este trabajo nos encontramos todavía dentro del llamado “More Moore”, es decir, desarrollamos técnicas de test para circuitos mixtos que emplean tecnologías puramente CMOS. Pero eso no implica que las tendencias de escalado basadas en la ley de Moore no impongan retos importantes al test, relacionados, no sólo con el alto nivel de integración, sino también con la presencia de tecnologías diferentes en un mismo chip o encapsulado.

Aunque parezcan teóricamente equivalentes, los SoC y SiP difieren el uno del otro en términos de qué tecnologías tienden a ser más fácilmente integradas dentro del chip, o dentro del encapsulado, y cada uno tiene distintas implicaciones en cuanto a test. En el caso concreto de los SoC, la integración de múltiples bloques de diseño individuales, o núcleos (cores), que emplean diferentes tecnologías, requiere la disponibilidad de una diversidad de soluciones para llevar a cabo el test de estas tecnologías específicas. De manera creciente, los diseños SoC tienden a fundamentarse en una base de datos que



contiene núcleos IP preexistentes, sus soluciones de test embebidas, y la interfaz con otros núcleos. Llevar a cabo el test del SoC, como entidad monolítica, tiene importantes desventajas con respecto a la calidad, el esfuerzo de desarrollo, y el coste de aplicación del test. Estas dificultades se solventan mediante la utilización de una estrategia de test modular. Por tanto, el test del SoC implica una base DfT muy estructurada que permita observar y controlar las soluciones de test de núcleos individuales, así como combinar dichas soluciones, y el acceso a los núcleos, para desarrollar el test del chip completo.

Un reto fundamental del test de SoCs consiste en la necesidad de combinar requerimientos de test que proceden de múltiples fuentes, cada una de ellas con diferentes métodos de testabilidad. En este sentido, el IEEE Standard Testability Method for Embedded Core-based Integrated Circuits (IEEE 1500) [33], proporciona una infraestructura estandarizada que permite el test modular de la parte digital de los SoCs. Este estándar define el hardware DfT integrado, en la forma de un “envoltorio” de test (test wrapper), que encapsula el módulo sometido a test, lo aísla durante su análisis, y proporciona control y acceso al mismo. Otro reto importante del test de SoCs es la optimización de la calidad y coste del test, para lo cual se precisará de propuestas de tipo jerárquico o paralelo [30].

Existen dos tendencias actuales importantes que impacta directamente sobre el test de circuitos analógicos y mixtos: Por un lado, proporcionar un test de calidad adecuada. La mayor parte del test mixto es de tipo funcional, lo que hace necesario contar con instrumentación capaz de generar y analizar señales de forma precisa en los anchos de banda y resoluciones de los dispositivos empleados para las aplicaciones existentes en el mercado. Ambos parámetros tienden a aumentar, a medida que se transmite mayor información entre dispositivos y/o entre los dispositivos y el entorno físico. Por otra parte, se tiende a reducir costes mediante técnicas de test en paralelo, lo que implica mayor densidad de instrumentación y de volumen de datos a procesar. En otras palabras, para poder llevar a cabo un test en paralelo se requieren más canales en cada tipo de interfaz, con el fin de mantener el rendimiento del test lo más alto posible. El incremento en el número de interfaces por dispositivo, y de dispositivos testados de forma simultánea, llevan a la necesidad de procesar una mayor cantidad de datos en tiempo real o, en su defecto, en paralelo con otras operaciones de test. Es decir, la amplia variedad de posibilidades de la instrumentación ATE en cuanto a prestaciones, densidad y procesado de datos, necesitará mejorar significativamente para seguir las tendencias impuestas por la tecnología, sin dejar de ser “asequible”, para no penalizar el coste del test.

La instrumentación del test debe cubrir, habitualmente, más de un segmento de mercado para proporcionar el suficiente grado de utilización de una única configuración de equipo de test, de modo que los requerimientos para múltiples segmentos se agregan dentro de unas pocas categorías de instrumentos. Las necesidades para la generación de formas de onda analógicas y para la captura de señales se agrupan en dos categorías: baja frecuencia (requerimientos básicos o mínimos de un ATE para circuitos mixtos) y muy alta frecuencia (necesidades más exigentes).

En la Figura 1.3 se muestra la tendencia esperada, a medio y largo plazo, de los requerimientos de este último grupo, en términos de ancho de banda, rango de muestreo y nivel inferior de ruido, según [34].



Figura 1. 3. Tendencia en los requerimientos de la instrumentación de alta frecuencia para el test

de circuitos mixtos.

1.3.1. Tendencia en el coste del test de circuitos mixtos

Normalmente, el coste del test aumenta exponencialmente con la mejora en cuanto a los “Defectos por Millón” (DPM). Sin embargo, muchos fabricantes son capaces de alcanzar el objetivo de un bajo DPM controlando el coste. A medida que progresa la tecnología se espera que las técnicas de tolerancia de defectos sean más dominantes. Para determinados segmentos de mercado, puede resultar económico disminuir el coste del test aceptando un incremento en el DPM de ciertos circuitos más tolerantes.

En lo que se refiere al coste del equipamiento automatizado de test (ATE), éste ha sido tradicionalmente medido usando un método simple de cálculo del coste por pin digital. Sin embargo, esta medida resulta engañosa, puesto que no tiene en cuenta los costes del sistema base asociados con la infraestructura del equipamiento y de los instrumentos centrales, así como el escalado beneficioso que supone el incremento del cómputo de pines. Por tanto, se sugirió la siguiente expresión para presentar y evaluar la tendencia en el coste del ATE:

( )∑ ⋅+=n

nxmb testde equipo del Coste (1.1)

donde b es el coste base de un sistema con cero pines, m es el coste incremental por pin, y x es el número de pines, y n el número de circuitos a evaluar. Hay que tener en cuenta que b aumenta con las características y prestaciones, mientras que m depende de las características de la memoria y de la parte analógica. En la Tabla 1.1 se muestran, a



modo de ejemplo, los parámetros de coste del ATE, para distintos segmentos, calculados en [35].

b m x

Coste base Coste incremental por pin

Cómputo de pines

Segmentos de equipos de test

K$ $

ASIC/MPU de altas prestaciones 250-400 2.700-6.000 512

Circuitos mixtos 250-350 3.000-18.000 128-192

DfT 100-350 150-650 512-2.500

Microcontrolador/ASIC de bajas prestaciones 200-350 1.200-2.500 256-1.024

Memoria +200 800-1.000 1.024

RF +200 ~50.000 32

Tabla 1. 1. Coste del ATE por segmentos según el ITRS del año 2001.

Sin embargo, la ecuación (1.1) no tiene en cuenta requerimientos especiales relacionados con el test en paralelo, por lo que en ediciones posteriores del ITRS a [35] se sustituye por la siguiente expresión, que sí tiene en cuenta los condicionantes más relevantes en cuanto a la futura tecnología de test:

otroscanalespotenciainterfazbasecelda CCCCCC ++++= (1.2)

donde Ccelda es el coste del test de la celda, Cbase es el coste base del sistema con cero pines y canales, Cinterfaz incluye todos los costes necesarios para la comunicación con el dispositivo, Cpotencia es el coste de las fuentes de alimentación, Ccanales es igual al coste de los instrumentos digitales, analógicos, RF, o de memoria, y Cotros incluye los costes remanentes.

Según [30] el coste base se espera que disminuya ligeramente a lo largo de los años, basándose en que diversas estrategias consigan extender la vida útil de la infraestructura base de los sistemas. Es más, el coste puede migrar de la infraestructura a los instrumentos. El test en paralelo incrementa el rendimiento y distribuye el coste base entre múltiples dados, reduciendo el coste base de cada test individual. Para conseguir un escalado de coste satisfactorio usando test “multi-site”, o paralelo, es importante que la infraestructura del ATE evite la utilización compartida de recursos que limita el rendimiento. Además, resulta esencial reducir el coste por canal, puesto que si éste es dominante en el coste por cada test, dentro de un test en paralelo, se pierde la ventaja obtenida al distribuir el coste base, mientras que compartir canales costosos limita el



rendimiento. En este caso, se espera que el coste del canal disminuya por medio de la integración continua dentro de la electrónica del equipo y de la adopción de técnicas DfT. También hay que tener en cuenta que elevar el número de test en paralelo incrementa el número de fuentes de alimentación. Especialmente, si se emplean técnicas de reducción en el cómputo de pines el coste de potencia por test puede llegar a dominar frente al coste de los canales. Por otro lado, el coste de la interfaz es especialmente exigente para casos de alto ancho de banda y/o de alto número de test en paralelo. Es, por tanto, necesario considerar que la efectividad obtenida incrementando el número de test a realizar paralelamente estará limitada por un coste alto de la interfaz, del canal y/o de potencia, y por una baja eficiencia del test “multi-site”, según la ecuación [30]:

( ) 1

1NT1NTT

1M−−

−= (1.3)

donde N es el número de dispositivos analizados en paralelo, T1 es el tiempo necesario para evaluar un dispositivo, y TN es el tiempo empleado para testar los N dispositivos en paralelo.

Aunque una baja eficiencia “multi-site” no es un problema para un número de test en paralelo relativamente bajo, si se quiere llevar a cabo un test masivo, el impacto de esa baja eficiencia puede frustrar el propio propósito del test “multi-site”. Para solventar este problema, las arquitecturas ATE habrán de evitar compartir canales e instrumentos, puesto que esto reduce la eficiencia del test en paralelo, y, para conseguirlo, habrá que reducir el coste del canal para ciertos segmentos de mercado.

De todo lo anteriormente dicho podemos extraer varias conclusiones, entre ellas, la conveniencia del test en paralelo para reducir el coste asociado al ATE, y la necesidad de invertir mayores esfuerzos de investigación en el área de las prácticas de test DfT y BIST, especialmente en el caso de circuitos analógicos y mixtos. Aunque estas últimas aún no hayan probado ser una alternativa para el test tradicional basado en el cumplimiento de especificaciones, se han sugerido como una posible solución para la reducción de la complejidad de la instrumentación de test, e incluso para la eliminación de la instrumentación exterior [30].

1.4. Test basado en corriente

El test de la corriente de alimentación en el estado estacionario, aplicado a circuitos digitales, se desarrolló, junto con la industria CMOS de circuitos integrados, durante las décadas de los 70 y 80 [36-38], para pasar a conocerse, posteriormente, con el nombre de test IDDQ [39]. Los ingenieros de test se dieron cuenta de que, dado que los circuitos CMOS tienen una corriente de alimentación virtualmente nula en el estado estacionario, cualquier incremento de esta corriente indica la presencia de un defecto, un error de diseño, o un problema de fabricación. Se mide, por tanto, la IDDQ cuando se estabilicen todas las corrientes transitorias para extraer información sobre el funcionamiento correcto del circuito, basándose en la sensibilidad de dicha corriente ante la presencia de defectos.

El test IDDQ posee múltiples ventajas, tal y como se comentará posteriormente en el Capítulo 2 de esta tesis, relativas a la detección de defectos de tipo puente y abiertos. Sin embargo, la debilidad de esta metodología de test radica en la dificultad de



detección de algunos fallos de abierto, la falta de detectabilidad directa de fallos paramétricos de retraso, la baja velocidad de medida, y el ruido en la corriente de fondo para las nuevas tecnologías.

Figura 1. 4. Comparación de eficiencia de métodos de test para circuitos digitales, (a) Hewlett-

Packard [40], y (b) IBM [41].

A pesar de estas desventajas, el test IDDQ sigue siendo el más potente de las técnicas aplicables a circuitos digitales. Por ejemplo, las compañías Hewlett-Packard e IBM realizaron sendos estudios independientes, comparando la eficiencia de detección relativa del test IDDQ, frente a los tests de fallo de retraso, fallo “stuck-at” (SAF), y funcional a la velocidad de operación. La Figura 1.4(a) muestra los resultados de Hewlett-Packard, donde se encontraron 988 defectos totales en una población de 26.000 circuitos [40]. Los defectos detectados únicamente por cada método se muestran en negrita, y las detecciones compartidas en letra normal más pequeña. La Figura 1.4(b) muestra los resultados de IBM, donde se tomaron 803 defectos de, aproximadamente, 20.000 circuitos, en un estudio conjunto con la organización Sematech [41].

A pesar de que existen diferencias en cuanto al tipo de patrón de fallo de retraso tomado por cada compañía, así como algún otro detalle, los datos sobre IDDQ, fallo de retraso, y fallo “stuck-at” concuerdan bastante bien en los dos experimentos. Los fallos de tipo puente son dominantes, y el test IDDQ detecta, virtualmente, todos ellos, mientras que el test basado en tensión detecta sólo un pequeño porcentaje [40-41]. Los fallos de abiertos son detectados por ambas metodologías, y la menor detección de fallos de retraso puros puede relacionarse con la gran insensibilidad de esa técnica.

Tal y como se ha dicho, algunos abiertos no pueden detectarse empleando el test IDDQ, puesto que no inducen tensiones intermedias en el circuito. Además, el test IDDQ presenta ciertas limitaciones cuando se trata de aplicar a circuitos integrados deep-submicron. Para solventar algunas de estas limitaciones, se han desarrollado una serie de técnicas basadas en el análisis de las partes transitorias de la corriente de alimentación [42-45].

Esta parte transitoria contiene información sobre las partes del circuito que registran actividad, y el objetivo es relacionar esta información con la presencia de fallos en el circuito. Existen muchos estudios relativos al test de corriente transitoria, IDDT, o conjunta (transitoria y estacionaria), IDDX, pero aún no se ha demostrado una solución



para el test de producción. Sin embargo, algunas de las técnicas propuestas sí se han aplicado experimentalmente a circuitos comerciales [46-48].

Un reto importante del test de corriente transitoria se relaciona con la instrumentación, dado que la parte transitoria de la forma de onda de la corriente contiene componentes de muy alta frecuencia que hacen difícil la medida. Otros retos se refieren al ruido en los pines de alimentación cuando el circuito conmuta. También existe información posiblemente enmascarada debido a los condensadores internos y externos de desacoplo que proporcionan parte de la corriente transitoria. Una solución parcial a estos problemas pasa por la implementación de técnicas DfT o BIST, a través de sensores dinámicos de corriente, BIDCS (Built-in Dynamic Current Sensors), que trasladen la evaluación de transitorios al interior del chip.

1.4.1. Test de corriente para circuitos CMOS nanométricos

La miniaturización de los transistores MOSFET da lugar a grandes campos eléctricos, y la tensión de alimentación máxima se ve limitada por el desgaste del óxido de puerta y por los requerimientos de potencia. El escalado en tensión reduce la tensión de puerta del transistor (VDD-Vt), que está parcialmente compensada por la disminución de la tensión umbral de conducción, Vt. La tensión umbral está escalada, aproximadamente, un 30% por nodo tecnológico para compensar la reducción de la tensión de alimentación VDD, y para mantener una relación VDD/Vt lo suficientemente grande. El resultado final de este proceso de escalado es un incremento de la corriente de apagado, Ioff, de unas 5 veces por nodo tecnológico [49], puesto que la corriente de estado “off” depende exponencialmente de la tensión umbral Vt. Por todo ello, el incremento en la varianza y amplitud de la corriente de fuga influye en la efectividad del test IDDQ, puesto que la corriente de fondo intrínseca puede enmascarar la contribución de los defectos en la corriente.

Sin embargo, la dimensión nanométrica no es un impedimento para la aplicación de estrategias de test basado en corriente. En [50] se asegura que los únicos requerimientos para la aplicación adecuada del test de corriente son la estabilidad de la misma en los puntos de medida seleccionados, y la condición de repetitividad del test. Si el método cumple estas condiciones, en la mayor parte de los casos, la aplicación no se encuentra restringida.

Es más, existen varias soluciones para reducir o controlar la corriente de pérdidas y/o para tenerla en cuenta durante el proceso de decisión. A nivel diseño, se puede reducir la fuga o crear estados donde se encuentre minimizada, como la polarización de cuerpo (body biasing), el particionado de potencia, o el uso de monitorización de corriente integrada (built-in). A nivel de aplicación de test, las técnicas que tienen en cuenta la corriente de fuga incluyen el delta-IDDQ, las firmas de corriente o relaciones entre corrientes, el IDDT, o el IDDX.

El método de las firmas de corriente mide los valores de corriente estacionaria para el conjunto completo de vectores de test y luego genera una “firma de corriente” ordenando todas las medidas de IDDQ de menor a mayor [51]. La estrategia consiste en buscar saltos o discontinuidades en dicha firma de corriente, que indican la presencia de un fallo. El método llamado delta- IDDQ es similar, conceptualmente, al de firmas de corriente, y consiste en observar, no el valor absoluto de IDDQ, sino las diferencias en



IDDQ entre vectores de test sucesivos [52]. Sin embargo, ambas técnicas son sensibles a variaciones en los parámetros de proceso, puesto que las dos requieren fijar un umbral absoluto, para la magnitud del salto en la firma, en el primer caso, y en el valor de delta en el segundo.

La técnica de relaciones de corriente (current ratios) utiliza un concepto similar al de las firmas de corriente, pero añadiendo características de tolerancia a la variación de parámetros [53]. Esto se consigue mediante el establecimiento de un límite de corriente estacionaria específico para cada dado, para cualquier conjunto de vectores de test. Este límite se calcula individualmente para cada parte, una vez que la medida del vector de corriente estacionaria mínimo ha sido tomada. Por tanto, el primer valor de IDDQ (obtenido del vector esperado que proporciona el valor intrínseco de IDDQ más pequeño) establece el rango de valores de corriente estacionaria que es aceptable para esa parte. Esta técnica se basa en la observación de que las pendientes de las firmas de corriente ordenadas, para dados que tienen valores absolutos de IDDQ diferentes, son similares. El límite de test para un dado se determina a partir de la relación entre los valores de IDDQ máximo y mínimo, y la pendiente de las corrientes ordenadas. Esta técnica supera las dos mayores limitaciones de las técnicas de test basadas en corriente, dado que tolera, tanto las altas corrientes de fondo, como las variaciones de proceso. Si bien es necesario contar con información precisa y detallada sobre la tecnología.

1.4.2. Test de corriente para circuitos analógicos

Al igual que con otros conceptos y técnicas nacidos en el dominio digital, el test de corriente puede “exportarse” al dominio analógico y mixto, existiendo numerosas aportaciones al respecto.

En [54] se explora la posibilidad de emplear la monitorización de la corriente de alimentación como una técnica única para el test de porciones analógicas y digitales de un ASIC mixto. Se utiliza un valor absoluto del nivel de corriente de alimentación para diferentes conjuntos de estímulos de entrada como firma.

Por su parte, en [55] se presenta un nuevo método de test de fallos DC y AC en circuitos analógicos. En este caso se aplica un test en el dominio del tiempo, seguido de un análisis espectral DFT (Discrete Fourier Transform), para la detección de fallos. Los autores de [56] investigaron el test IDD de respuesta a un pulso estudiando las características temporales y/o espectrales de la corriente transitoria. En [57] se usa un modelo de fallos específico del proceso (parámetros) y del circuito (especificaciones) para detectar los fallos mediante comparación de firmas con un DfT.

En [58] se sugiere un método para detectar fallos en circuitos CMOS monitorizando la potencia dinámica disipada. Los cambios en dicha disipación, causados por la presencia de un fallo, pueden controlarse modificando los patrones de entrada. Este esquema puede emplearse para detectar fallos que no afectan a la disipación de potencia estática, pero precisa que cada par de vectores sea aplicado en múltiples ocasiones a la velocidad del circuito para producir una diferencia medible en la disipación de potencia, lo que incrementa el tiempo de test.

Por otro lado, en [59] se trata la variación de parámetros de proceso y la elección del estímulo apropiado para alcanzar la mayor cobertura de fallos en circuitos analógicos.



El mejor estímulo se escoge empleando análisis de sensibilidad y, después, se produce el margen de test mediante simulación de fallos, considerando las variaciones de proceso. Este estudio está especialmente dedicado a la detección de fallos “duros”, usando la monitorización del valor RMS (root-mean-square) de la corriente de alimentación. En [60] se utiliza un diccionario de fallos para la detección, con una rampa de entrada como estímulo, para obtener una mejor cobertura. Por último, en [61] se emplean, tanto el valor RMS de la corriente de alimentación en AC, como el nivel DC para la detección de fallos. En este caso, la mejora de la cobertura se obtiene mediante la variación de la tensión de alimentación en pasos fijos.

En los últimos años, las aportaciones hechas al test basado en corriente, aplicado a circuitos analógicos y mixtos, se basan en la implementación de sensores integrados (BICS) que, desde el interior del chip, lleven a cabo una monitorización de la corriente de alimentación [62-66]. No obstante, hay que tener en cuenta que los CUTs analizados han sido siempre bloques básicos, o circuitos relativamente sencillos, de tipo continuo, como opamps, LNAs, o convertidores flash, o D/A, de 3 bits.

1.5. Test de corriente aplicado a circuitos SI

Dentro del diseño analógico, nos encontramos con un tipo de circuitos discretos, que son los basados en corrientes conmutadas, o circuitos SI, para los cuales también resulta necesario el desarrollo de métodos de test válidos, adecuados a las nuevas necesidades impuestas por la evolución tecnológica.

Dado que este tipo de circuitos discretos SI opera con corrientes dinámicas, debido a su propio principio de funcionamiento, resulta lógico pensar en la posible viabilidad y adecuación de los métodos de test basados en corrientes dinámicas, respecto a la obtención de una cobertura de fallos que mejore la obtenida mediante el tradicional test funcional.

Es más, si empleamos adecuadamente los relojes de los circuitos SI, podremos disponer de señales de excitación internas al chip, lo que evita la necesidad de generar estímulos de test externos específicos, reduciendo, de un modo considerable, la complejidad y el coste del test.

Teniendo en cuenta que el objetivo de esta tesis, antes citado, es el desarrollo de métodos de test estructural DfT, aplicables a circuitos mixtos analógico-digitales, comenzaremos desarrollando una estrategia de test que aplicaremos a circuitos de corrientes conmutadas (SI), y que se basará en los métodos de test de corriente, anteriormente descritos. Para ello será preciso llevar a cabo medidas en las celdas de memoria, lo que constituye el núcleo de los circuitos SI, y analizar los resultados obtenidos, de acuerdo con su operación y con las diferentes fases de reloj, tras la inyección de distintos tipos de fallos.

Una vez definido el modelo de fallos a utilizar, que será el descrito en el Capítulo 2 de este documento, desarrollamos y comprobamos la validez de un método de test estructural basado en el análisis de las corrientes dinámicas, introducido en su día para circuitos digitales y analógicos de tipo continuo, cuando se aplica a circuitos discretos de corrientes conmutadas sencillos. La descripción de la técnica de diseño SI, así como de la estrategia de test propuesta, basada en la implementación de un sensor dinámico



de corriente, y los resultados obtenidos sobre distintos tipos de circuitos, se exponen en el Capítulo 3 de esta tesis.

A modo de resumen de lo que posteriormente se describe con detalle en dicho capítulo, diremos que el trabajo realizado en este sentido se puede dividir en tres etapas, cada una de las cuales responde a un sub-objetivo dentro de este estudio:

• Primero, a modo de aproximación inicial a la evaluación del método de test, hemos elegido como CUT (Circuit Under Test) un bloque básico (building-block), construido con celdas de memoria de corrientes conmutadas del tipo S2I cascode, sobre la que se ha aplicado un modelo de fallos catastrófico. Se ha utilizado un sensor dinámico de corriente o BIDCS (Built-in Dynamic Current Sensor), conectado mediante un espejo de corriente a la celda de memoria, para detectar los fallos que aparezcan en ella, por medio del análisis de los transitorios que se produzcan en la corriente cuando el circuito pasa de una sub-fase de reloj a la siguiente.

• Posteriormente, se ha probado dicho sensor sobre un circuito de prueba (benchmark) discreto, formado por celdas S2I, y sobre un circuito de prueba continuo, para comparar los resultados obtenidos aplicando el mismo método de test y, por tanto, el mismo sensor, en ambos tipos de circuitos, y evaluar la eficacia del método en ambos casos.

• Por último, se ha incrementado la complejidad del CUT, para así establecer la validez del método, y del sensor diseñado, sobre circuitos complejos, entre los que hemos elegido dos convertidores analógico-digitales de tipo algorítmico cíclico, construidos a partir de celdas de memoria SI.

1.6. Test estructural de un convertidor A/D

En la introducción de este capítulo se ha destacado, como circuitos ampliamente utilizados, el caso de los convertidores de datos, tanto digital-analógicos, como analógico-digitales. Éstos constituyen una importante fuente de demanda de métodos rápidos y precisos que mejoren los resultados obtenidos con los ya existentes que, en su inmensa mayoría, se basan en la verificación funcional de los circuitos, para comprobación del cumplimiento de especificaciones.

Vamos a centrarnos en el caso de los convertidores analógico-digitales, siguiendo con la anterior línea de investigación, en la que se empleó un ADC algorítmico SI como CUT. Por regla general, la mayor parte de las aplicaciones de los ADCs, hoy en día, pueden clasificarse en cuatro áreas, o segmentos, de mercado: la adquisición de datos, las medidas industriales de precisión, la banda de voz y audio, y las llamadas aplicaciones de alta velocidad. En la Figura 1.5 se muestra, de forma general, cómo se relacionan estos cuatro segmentos con las arquitecturas ADC típicas, en función de la resolución (eje vertical) y rango de muestreo (eje horizontal) requeridos [67].



Figura 1. 5. Arquitecturas ADC comparadas según resolución y rango de muestreo.

Dentro de estos cuatro grandes bloques, hemos seleccionado el área de los convertidores analógico-digitales de alta velocidad para continuar desarrollando el objetivo original de implementar y verificar la validez de estrategias de test estructural aplicables a circuitos mixtos. En este caso incrementamos la complejidad del CUT, así como las prestaciones de velocidad, en comparación con los circuitos estudiados hasta ahora. En el caso de los ADCs de alta velocidad (al igual que para el resto de ADCs) las metodologías de test dominantes son de tipo funcional. El Capítulo 4 de este documento está dedicado a repasar las estrategias de test funcional tradicionales, así como el estado del arte de lo que es el test de convertidores A/D, tanto funcional, como estructural, especialmente en lo que se refiere a aportaciones BIST.

Cabe destacar que, actualmente, los mercados que requieren ADCs de alta velocidad incluyen muchos tipos de aplicaciones de instrumentación, como osciloscopios digitales, analizadores de espectro, y obtención de imágenes de tipo médico. También requieren de ADCs de alta velocidad algunas aplicaciones vídeo, radar, comunicaciones (muestreo IF, software radio, UWB, estaciones base,…), y de electrónica de consumo (cámaras digitales, displays electrónicos, sistemas de lectura-escritura de discos duros, reproductores de DVD, televisores de alta definición, etc…).

Por ejemplo, entre las aplicaciones citadas, nos encontramos con que mucha instrumentación electrónica en general, y los osciloscopios de muestreo digital (DSOs) en particular, dependen de la rapidez y precisión de sus convertidores A/D para desarrollar sus funciones. Estos osciloscopios llevan un ADC (precedido de circuitería de acondicionamiento de señal), un buffer de memoria y un display. Algunos de estos equipos requieren únicamente una conversión A/D de 8 bits debido a que su display está limitado a esa resolución. Sin embargo, dada la importancia que está adquiriendo el almacenamiento digital y el análisis de las formas de onda capturadas, la precisión del convertidor no va a estar fijada en el futuro en función de la resolución del display del osciloscopio. De este modo, los últimos DSOs están migrando a convertidores A/D de 10 y 12 bits y funcionan como grabadores y almacenadores digitales de formas de onda, no únicamente como osciloscopios tradicionales.



La obtención de imágenes por ultrasonidos, de aplicación médica, constituye, probablemente, una de las aplicaciones comerciales más prometedoras para convertidores analógico-digitales de alta velocidad y bajo consumo. En este tipo de aplicación, el convertidor A/D digitaliza las señales eléctricas procedentes de un conjunto de transductores piezo-eléctricos que responden a ecos de tipo acústico producidos en el cuerpo del paciente en tiempo real. Las restricciones establecidas por estos sistemas, en cuanto a las prestaciones de los ADCs, suelen ser modestas. Por ejemplo, se requiere una resolución de 8 bits con rangos de muestreo de señales de vídeo, y se tolera una potencia disipada por encima del watio.

Los sistemas de radar y de técnicas electrónicas de guerra EW (Electronic Warfare) representan otro tipo de aplicación importante de los convertidores A/D de alta velocidad y bajo consumo. Muchos sistemas modernos emplean técnicas de “arrays” en fase, como las empleadas en las máquinas de ultrasonidos, sustituyendo los transductores piezo-eléctricos por antenas de radiofrecuencia RF. En la actualidad la digitalización de la señal se realiza después de la conversión, de manera que esta aplicación incorpora la conversión A/D en la banda base. El rango de muestreo y la resolución del convertidor depende de la resolución espacial y discriminación deseadas de la imagen de radar. Habitualmente se exige que excedan los 8 bits de resolución y los 50 MS/s. Los sistemas EW normalmente establecen requisitos más severos sobre los ADCs que los sistemas de radar, mediante el empleo de conversión IF y RF. En estos sistemas la señal entrante de radar es digitalizada (preferiblemente a frecuencias RF), y posteriormente almacenada en una memoria de alta velocidad.

En lo que se refiere a las comunicaciones, una característica esencial de un receptor genérico de radio frecuencia consiste en que, en lugar de digitalizar cada canal separadamente, el ancho de banda total, conteniendo múltiples canales, sea digitalizado directamente por el ADC. Posteriormente, las tareas de filtrado del canal, sintonización, y separación son llevadas a cabo digitalmente en el procesador de señal recibida (RSP), por medio de un procesador digital de señal de altas prestaciones. Digitalizar la banda de frecuencia a una frecuencia intermedia relativamente alta (IF) elimina varias etapas de “down-conversion”, lo que lleva a soluciones más flexibles y de menor costo. Entonces, la mayor parte del procesado de señal se realiza digitalmente, en lugar de con la compleja circuitería analógica asociada con los receptores de radio analógicos superheterodinos. En este caso, los requerimientos para el ADC del receptor, de mayor velocidad cuanto más se acerque a la antena, dependerán del estándar de comunicaciones que éste deba procesar.

Por otro lado, la emergente tecnología radio de banda ultra-ancha, o ultra-wideband, UWB, promete eliminar prácticamente todos los cables de señal domésticos. Para ello, se requiere un ADC que muestree las señales correlacionadas a 528 MHz, capturando la energía de transmisión de la señal. Se precisa únicamente de un rango dinámico de 6 bits para el receptor, si bien algunos diseños alternativos pueden reducir el número de bits precisados mediante la inclusión de un sistema de control de ganancia o de potencia. 4 bits son más recomendables para aplicaciones de muy baja potencia, pero baja resolución, como por ejemplo, redes de sensores “wireless" UWB (UWB wireless sensor networks), y 6 bits son preferibles para conectividad “wireless" multimedia.

Como su propio nombre indica, las pantallas TFT-LCD son la unión de tecnologías procedentes de dos campos de investigación dispares, en principio: la electrónica (TFT)



y la química y cristalografía (LCD). Si bien ya conocíamos y usábamos paneles LCD desde mediados de los años 70, en aparatos como calculadoras, relojes digitales e incluso ordenadores portátiles; no ha sido hasta finales del siglo pasado que la tecnología de pantallas planas basadas en LCD ha avanzado lo suficiente como para permitir su introducción en el día a día. Es más, la introducción de los paneles TFT-LCD ha hecho posible la existencia de aparatos tales como los ordenadores portátiles modernos, teléfonos móviles, PDAs y toda una serie de “electrónica de bolsillo” que hoy en día han alcanzado un significativo nivel de miniaturización y portabilidad. En los sistemas que emplean displays de cristal líquido o LCDs, desarrollados para estaciones de trabajo EWSs (engineering workstations), las señales de vídeo analógicas RGB se transforman en señales digitales mediante el empleo de convertidores analógico-digitales de alta velocidad, para su posterior procesado digital de señal. Estos ADCs de alta velocidad han de cumplir una serie de requisitos mínimos, que son: obviamente, alta velocidad, para poder controlar paneles de gran tamaño (un ADC habrá de operar a más de 120 MHz para un panel LCD de 1280 x 1024 pixels); una resolución mínima de 8 bits para obtener una calidad de color completa (256 niveles en escala de grises para cada señal RGB); y bajo consumo y área reducida (se requieren tres convertidores por cada señal RGB).

Los sistemas de Televisión de Alta Definición o HDTV (High-Definition Television) requieren una conversión A/D de la señal entrante, procedente de una cámara de vídeo, muy por encima de las señales de vídeo actuales. Después de la modulación y transmisión, la señal recibida es demodulada, digitalizada, y procesada para mostrarla en pantalla. Por tanto, el convertidor A/D en el receptor migrará hacia la antena, en ocasiones operando a rangos de muestreo RF. Para una señal compuesta de HDTV es necesaria una digitalización por encima de las 40 MS/s para cada una de las tres señales que componen una imagen HDTV en formato RGB1. Además, al incrementarse el rango dinámico de las señales de vídeo de HDTV, se autoriza la digitalización con 10 bits de resolución. En este caso, es destacable el hecho de que el rango de muestreo y el ancho de banda de entrada son mayores que para los sistemas de ultrasonidos, pero, a su vez, la potencia disipada y el coste final son menos restrictivos.

Para nuestro estudio, buscaremos una arquitectura de convertidor con resoluciones bajas a moderadas (6-10 bits), que pueda ser aplicada en áreas como el UWB o pantallas TFT-LCD, por ejemplo, donde la velocidad de muestreo sea del orden de cientos de MHz.

1.6.1. Arquitecturas de ADCs de alta velocidad

Presentamos a continuación una comparación breve de las arquitecturas de convertidores analógico-digitales que son adecuadas para aplicaciones que requieran alta velocidad y resolución media-baja. Se considerará alta velocidad aquella que implique rangos de muestreo por encima de 10 MS/s, si bien este umbral es, en cierto modo, arbitrario, y depende de la fuente consultada. No se pretende dar una descripción

1 En el modelo de color RGB cada color aparece descompuesto en sus componentes espectrales primarias: rojo (R), verde (G) y azul (B) en base a un sistema de coordenadas cartesiano. Por tanto, las imágenes están formadas por tres planos de imágenes independientes, cada una de ellas asociada a cada color primario, de modo que cuando son introducidas en un monitor RGB, las tres imágenes se combinan en la pantalla para producir una imagen de color compuesta. La mayoría de las cámaras en color que se usan para adquirir imágenes digitales utilizan este formato.



precisa de las técnicas de implementación, sino de hacer constar sus principales ventajas e inconvenientes, para pasar, posteriormente, a la selección de la arquitectura que va a tomarse como CUT en esta parte de la tesis.

1.6.1.1. Convertidor A/D Flash

Un convertidor analógico-digital debe identificar el intervalo de cuantización que contiene la señal de entrada. El modo más simple de implementar esta operación es recurrir a la estructura que se denomina flash o flash completo [68-74]. En este tipo de ADC se compara la señal de entrada con todos los puntos de transición existentes entre intervalos de cuantización adyacentes. El resultado de estas comparaciones resalta el límite con respecto al cual la entrada es mayor, proporcionando información que puede ser trasladada al dominio digital. Tal y como se muestra en la Figura 1.6 este tipo de convertidor está formado por un conjunto de 2N-1 comparadores, siendo N el número de bits, en el que cada comparador se encuentra conectado a la tensión de entrada y, por otro lado, a una tensión de referencia. Esta última se genera, normalmente, a partir de una red de resistencias. Las salidas de los comparadores se codifican de forma lógica, de modo que se obtengan los bits constituyentes de la palabra digital de salida del ADC. El conjunto de salidas digitales del banco de comparadores se denomina “código termométrico”, puesto que cada salida de comparador por debajo de un punto determinado es un “1” lógico (correspondiente a la porción llena de mercurio de un termómetro), mientras que todas aquellas salidas que se encuentren por encima de dicho punto serán un “0” lógico (correspondiente a la parte vacía del termómetro).

Figura 1. 6. Arquitectura de un ADC flash.

La conversión A/D flash es, con mucho, el proceso más rápido y también el más sencillo, conceptualmente hablando, dado que el convertidor flash únicamente necesita de un periodo de reloj para la obtención de la palabra digital. Es más, debido a que las referencias se obtienen a partir de una red resistiva, son monotónicas, lo que da lugar a



una nolinealidad diferencial baja. La ventaja fundamental, por tanto, de este tipo de ADC es su facilidad de diseño y su inherente buen comportamiento a alta frecuencia. Para resoluciones superiores a 7 bits, no obstante, es preciso incorporar técnicas de compensación de offset, con el fin de evitar el uso de transistores excesivamente grandes en los comparadores, por razones de desacoplo (mismatch) [70].

Sin embargo, existen varias e importantes desventajas relacionadas con la utilización de este tipo de ADCs. Una de ellas radica en el crecimiento exponencial de la complejidad del hardware con la resolución, puesto que necesita de 2N-1 circuitos comparadores. Este hecho también implica un aumento exponencial de la potencia disipada y del área del chip con la resolución (aproximadamente, cada bit adicional dobla el consumo y el área).

La segunda desventaja consiste en que la entrada analógica debe enfrentarse a una capacidad de entrada de los comparadores fuertemente no lineal. Y la tercera desventaja se basa en el desajuste entre las resistencias de la red de referencia y en las diferentes tensiones de offset de entrada de los comparadores, que limitan la resolución a 8 bits en tecnologías CMOS [71]. Para implementar un ADC flash de mayor resolución se han desarrollado diversas soluciones que disminuyan el DNL del convertidor, como son: añadir un amplificador chopper [72] y un esquema de auto-cero para muestrear un offset en el condensador que se encuentra frente al latch; insertar un preamplificador frente a éste [73], o incluir técnicas de auto-calibrado [74].

Aunque la topología flash es muy efectiva para convertidores de baja resolución y ha sido utilizada para implementar ADCs de 8 bits [70-74], un mayor incremento en la resolución lleva a un crecimiento muy importante en el número de comparadores que se precisan, lo que resulta, finalmente, en una serie de efectos adversos:

• Gran tamaño del dado, con el alto coste que lleva asociado.

• Gran cantidad de dispositivos, lo que implica una disminución del “yield”.

• Mayor complejidad en la distribución de las señales, incluyendo la de reloj, con una significativa carga capacitiva, tanto en dispositivos como en elementos parásitos.

• Gran capacidad de entrada, que requiere una alta disipación de potencia en la etapa de S&H, necesaria para conducir el ADC, y que degrada significativamente la linealidad dinámica.

• Ruido de alimentación alto, debido a la gran corriente asociada a la conmutación digital.

• Errores importantes en las tensiones umbral causadas por la corriente de alimentación de los comparadores circulando a través de las resistencias de la red de referencia.

Una técnica propuesta para reducir el número de preamplificadores y la capacidad de entrada en las arquitecturas flash es el interpolado. Este método hace uso de amplificadores de entrada, conectados a una red de resistencias de interpolado como muestra la Figura 1.7, que se comportan como amplificadores lineales cerca de sus tensiones de umbral. Sin embargo, estos amplificadores se saturan una vez que sus entradas diferenciales son moderadamente altas. Como resultado, los “latches” críticos



sólo tienen que determinar el signo de las salidas de los amplificadores, dado que las diferencias entre la señal de entrada y las tensiones límite han sido amplificadas.

Figura 1. 7. ADC flash interpolado de 4 bits.

Aunque este método normalmente se combina con arquitecturas de tipo doblado, ha sido también empleada, por sí sola, de forma satisfactoria sobre arquitecturas únicamente flash [75-77].

Su principal beneficio radica en la reducción del número de pares diferenciales conectados a la señal de entrada, lo que da lugar a una reducción en la capacidad de entrada, que es muy alta para un ADC flash, disminuyendo ligeramente el consumo de potencia, y también el número de tensiones de referencia que necesitan ser generadas con precisión.

Para implementar este método de interpolación, pueden utilizarse otras técnicas además de la red de resistencias, como son las basadas en espejos de corriente (o interpolación activa), o en condensadores.

No obstante, a pesar de la incorporación de técnicas de interpolación para reducir el número de preamplificadores, y para disminuir la capacidad de entrada, los ADC de tipo flash no suelen ser la mejor alternativa para aplicaciones con una resolución de entre 6 a 10 bits y velocidad por debajo de los GS/s, que son las prestaciones que nos interesan a nosotros en este trabajo. Es posible emplear otra arquitectura que cumpla las especificaciones anteriores con menor consumo y área, como veremos posteriormente.



1.6.1.2. Convertidor A/D de subrango y dos pasos

Las arquitecturas de convertidores de subrango y dos pasos se desarrollaron con el fin de reducir la complejidad de hardware, el consumo de potencia y el área, así como la capacidad de entrada que carga el circuito precedente. Sin embargo, estas implementaciones precisan de dos, o incluso tres, periodos de reloj para completar la conversión. Estos ADCs incluyen una etapa de muestreo y retención a la entrada para conducir al convertidor flash de m bits que estima los bits más significativos (conversión gruesa). Posteriormente, un DAC vuelve a pasar esos m bits al dominio analógico, para substraer la señal obtenida de la entrada. De este modo se obtiene el error de cuantización grueso, también conocido como residuo. Después, el residuo se codifica en digital por medio de un segundo flash de n bits que lleva a cabo la conversión fina de los bits menos significativos. La lógica digital de salida combina los resultados de las cuantizaciones fina y gruesa para obtener la palabra digital de N = m + n bits. El uso de una etapa de ganancia es lo que distingue a convertidores dos pasos de los de subrango, que no incluye ningún tipo de amplificación. La ganancia del amplificador utilizada por el ADC dos pasos incrementa la amplitud del residuo para una mejor estimación de los LSBs. Es más, si la ganancia es igual a 2m, el rango dinámico del residuo amplificado es el mismo que el de la entrada, haciendo posible el uso compartido de las tensiones de referencia entre los convertidores flash fino y grueso.

Conceptualmente, ambos tipos de convertidor necesitan un número total de comparadores de 2m+2n-2, en lugar de los 2N-1 que precisaba el flash, donde N = m + n. Por ejemplo, en un convertidor de subrango de 10 bits y dos etapas de 5 bits, cada una necesita 62 comparadores, en lugar de los 1.023 que son necesarios en un convertidor flash. Sin embargo, la conversión en ADCs de subrango y de dos pasos no se realiza instantáneamente como en el flash, sino que la entrada tiene que ser mantenida en un valor constante hasta que el sub-cuantizador finaliza su conversión. Por ello se necesita un circuito de muestreo y retención (S&H) para la operación de estos dos tipos de ADCs.

Aunque teóricamente son posibles los convertidores de subrango y de dos pasos multietapa, es decir, con más de dos etapas, estos tipos de ADCs no son viables por el retraso que implica añadir una sub-etapa.

En la Figura 1.8 podemos ver un convertidor analógico-digital de subrango consistente en 2N resistencias, 2N/2–1 comparadores, un banco de conmutadores o llaves, y un S&H [78-79]. En el primer paso, el S&H muestrea la señal de entrada y ésta es cuantizada por el primer cuantizador, que está formado por 2N/2–1 comparadores referenciados a una red de resistencias cada 2N/2 pulsos. En la segunda fase, el resultado de cuantización previo (MSB) determina el intervalo de selección de la red de resistencias para la segunda cuantización donde se va a llevar a cabo la conversión fina (LSB). Un ADC de este tipo, con 2N/2–1 comparadores puede desarrollar, tanto la cuantización MSB, como la LSB.



Figura 1. 8. Arquitectura de convertidor A/D de subrango.

Se ha añadido al segundo circuito de comparación la capacidad de retención, para incrementar la velocidad de conversión, especialmente en ADCs de tipo CMOS. De este modo, el S&H puede adquirir una nueva señal de entrada después de que se haya determinado el MSB. Se han introducido, en la estructura del segundo cuantizador, unos comparadores extra, y se ha empleado un esquema de corrección digital de errores para aumentar la linealidad en la conversión [80-81].

Figura 1. 9. Arquitectura de convertidor A/D dos pasos.

Un convertidor de dos pasos consta de un circuito de muestreo y retención, dos cuantizadores, un convertidor digital-analógico o DAC, un restador, y un bloque de ganancia, tal y como se muestra en la Figura 1.9.



En una arquitectura de subrango, el segundo cuantizador sólo puede tolerar un offset de ±1/2LSB de N bits para un ADC de N bits, aunque la precisión del primer cuantizador puede relajarse mediante la introducción de algunos comparadores extra a ambos lados del segundo cuantizador, y adoptando un esquema de corrección de errores. Pero en una arquitectura dos pasos, tanto el primer como el segundo cuantizador pueden tolerar más de un offset de ±1/2LSB de N bits para un ADC de N bits, porque el amplificador de residuo puede amplificar dicha señal a la escala completa de la entrada. La Figura 1.10 muestra las necesidades, en cuanto a precisión de cada bloque, en un ADC dos pasos de 8 bits.

Figura 1. 10. Precisión requerida para cada bloque de un ADC dos pasos de 8 bits [82].

Sin embargo, existen varias desventajas de esta arquitectura de dos pasos, si la comparamos con la topología flash: Primero, el ADC de dos pasos necesita un DAC, cuya linealidad debe ser mejor que los N bits del ADC. En segundo lugar, el convertidor requiere la presencia de un restador y de un amplificador de residuos que pueden convertirse en el cuello de botella del circuito, en lo que a velocidad se refiere. Además, el tiempo de conversión en ADCs de dos pasos y de subrango es mayor que un ADC flash, puesto que hay que esperar hasta que se estabilice la señal de residuo y se cuantifique, de modo que, en lugar de un solo periodo de reloj, se necesitan dos, y a veces, tres periodos de reloj. Sin embargo, aunque la velocidad se ve reducida, en comparación con los convertidores flash, no ocurre lo mismo con la resolución. Es más, con estas arquitecturas se ha conseguido implementar ADCs de 10 y hasta 12 bits de resolución, haciendo uso de técnicas de autocalibrado y recorte (trimming) [83-85].

En otras palabras, estos tipos de convertidores permiten obtener resoluciones por encima de los 10 bits, pero a costa de incrementar significativamente el tiempo de conversión, al necesitar más de un ciclo de reloj para completarlo, y de incorporar un DAC de elevada linealidad, un restador y un amplificador de residuo (en el caso del dos pasos). Por tanto, tampoco resultan la alternativa más adecuada para nuestro trabajo, donde no nos interesan, en principio, resoluciones de más de 10 bits, pero sí queremos mantener una alta velocidad de conversión.



1.6.1.3. Convertidor A/D “pipeline” multietapa

Un convertidor de datos “pipeline” utiliza un conjunto de etapas individuales, conectadas en cascada, cada una de las cuales desempeña una de las funciones elementales requeridas por un algoritmo secuencial [69, 86-88]. El método secuencial más simple es el algoritmo dos pasos, ya comentado, que emplea dos ciclos de reloj, uno para obtener los MSBs, y otro para los LSBs. La versión “pipeline” del dos pasos obtiene los MSBs y los LSBs en un único periodo de reloj mediante un ajuste del control temporal: la primera etapa muestrea y determina los MSBs de una muestra de la entrada, mientras que la segunda etapa calcula el residuo y los LSBs de la muestra anterior. Al mismo tiempo, la lógica digital ensambla los bits obtenidos y proporciona una salida digital de la muestra que entró dos periodos de reloj antes.

Otro algoritmo secuencial que puede implementarse con una estructura “pipeline” es el de aproximaciones sucesivas, en el que se obtiene un bit por etapa, en lugar de un bit por periodo de reloj. Cada etapa del “pipeline” genera dos salidas: el bit requerido, y la diferencia entre la entrada y el DAC interno, o residuo.

El “pipeline” también puede generar múltiples bits por etapa y, en ese caso, cada etapa requiere de un ADC multibit para obtener la salida digital, y de un DAC, también multibit, para generar la entrada de la siguiente etapa. La resolución total de la arquitectura “pipeline” vendrá dada por la suma de los bits de cada etapa, pudiendo diferir su número de una etapa a otra, dependiendo de las necesidades del diseño.

La arquitectura de convertidor A/D “pipeline”, como la mostrada en la Figura 1.11, hace uso de un circuito de muestreo y retención en cada etapa para incrementar la tasa de transferencia. Cada etapa consta de un S&H, un ADC flash de N bits, un DAC de reconstrucción, un restador, y un amplificador de residuo. Los convertidores “pipeline” se emplean, habitualmente, para trabajar con altas relaciones de conversión, puesto que proporcionan anchos de banda efectivos iguales a la mitad de la razón de muestreo. El empleo de esta técnica desacopla la relación de conversión del tiempo de conversión, permitiendo convertidores múltiples flash, eficientes en cuanto a consumo, que puedan implementarse con anchos de banda de la señal de 10 a 100 MHz (rango de muestreo de 20 a 200 MHz).

Figura 1. 11. Arquitectura de un convertidor A/D “pipeline”.



El mecanismo de conversión del ADC “pipeline” de la Figura 1.11 es similar al visto para el ADC de dos pasos en cada etapa, salvo que ahora el amplificador de residuo es muestreado por el siguiente S&H, en lugar de conducir su salida a la siguiente etapa. Todas las salidas digitales de N bits que obtiene el cuantizador se combinan en un código final, empleando para ello el número apropiado de registros de retraso, lógica combinacional y lógica digital de corrección de errores.

Aunque esta operación produce una latencia correspondiente a la etapa de subconversión antes de generar un código de salida válido, la tasa de transferencia se determina a partir del tiempo de conversión de cada etapa, que depende del tiempo de estabilización del DAC de reconstrucción y del amplificador de residuo. Para algunas aplicaciones, como por ejemplo las comunicaciones digitales, la latencia no resulta crítica [89]. La estructura multietapa “pipeline” combina las ventajas de alta tasa de transferencia de los convertidores flash, con la baja complejidad, disipación de potencia, y capacidad de entrada de los ADCs de subrango. Es más, la función de S&H puede obtenerse directamente si se emplea un amplificador de capacidades conmutadas en el circuito amplificador de residuo de una tecnología CMOS.

La arquitectura “pipeline” puede combinarse fácilmente con otras metodologías, como por ejemplo el sobremuestreo o el doblado, para implementar ADCs de alta velocidad y alta resolución [86-87, 90].

Sin embargo, la limitación del método, en cuanto a baja potencia, que implica la conversión de menos bits por etapa, es tal que la precisión en la ganancia del primer amplificador de residuo se vuelve más exigente, dado que la necesidad de precisión es dependiente del resto de bits a ser convertidos. Por ejemplo, en un ADC de 10 bits que use un bit efectivo por conversión, el error de ganancia permitido del primer amplificador de residuo es menor a ±2-9/2. Debido a que el ajuste entre capacidades es aproximadamente del 0,1%, la ganancia de los amplificadores de residuo puede precisar del empleo de técnicas de recorte (trimming) o calibración.

En este caso, comparando esta arquitectura con las anteriores de subrango y de dos pasos, se consigue efectuar la conversión en un único periodo de reloj, pero se mantiene la necesidad de incorporar un DAC, un restador y un amplificador de residuo por etapa. Además, se incrementa el número de circuitos de muestreo y retención a emplear (también uno por etapa), y la latencia dependerá del número de etapas existentes. Este tipo de convertidor resulta más adecuado para aplicaciones de una moderadamente alta velocidad, en las que es necesario tener mayor resolución (no es nuestro caso), mediante múltiples etapas basadas en topologías dos pasos o dobladas.

1.6.1.4. Convertidor A/D “time-interleaved”

Mediante la implementación de una arquitectura en paralelo puede incrementarse aún más la tasa de transferencia del convertidor [91-94]. Dicho de otro modo, las arquitecturas “time-interleaved” aumentan la tasa de conversión del convertidor de datos utilizando un determinado número de convertidores trabajando en paralelo para conseguir una cuantización simultánea de las muestras de entrada. La combinación adecuada de resultados hace que la operación sea equivalente a la de un único convertidor cuya velocidad se ve incrementada por un factor igual al número de elementos en paralelo.



Figura 1. 12. Arquitectura de convertidor A/D pipeline “time-interleaved”.

En la Figura 1.12 se muestra un ejemplo de ADC de dos canales “pipeline time-interleaved”, en el que el primer canal muestrea la señal de entrada, mientras que el otro canal evalúa la entrada muestreada con anterioridad. Teóricamente, la tasa de conversión aumenta en función del número de caminos paralelos, a costa de un incremento lineal en potencia y área.

La topología “time-interleaved” posee tres fuentes principales de distorsión: La primera se basa en el desajuste en sincronismo entre los muestreadores de la entrada de cada canal, que puede degradar la pureza espectral. Este desajuste entre canales resulta inevitable, debido a la asimetría en la distribución de la señal de reloj en el layout, y también por el desacoplo entre dispositivos. Las otras fuentes de distorsión son el desajuste en el offset y en la ganancia entre canales. El primero da lugar a un ruido de patrón fijo, o distorsión, que puede observarse con un análisis en el dominio de la frecuencia, como un tono a múltiplos de fs/N, donde N es el número del canal. El desajuste en ganancia entre canales puede, por su parte, generar tonos espurios a

frecuencias ins f

Nf

m ± , con m=1, 2, …, N-1. El desajuste en el offset origina, por su

parte, un tono a Nf

m s , con m=1, 2, …, N-1. Además, el primer S&H de cada canal debe

contar con un ancho de banda de seguimiento, o rastreo, suficiente como para operar a una frecuencia de entrada máxima igual a la frecuencia de Nyquist.

La Figura 1.13 muestra la relación señal ruido y distorsión (SNDR) máxima alcanzable para un sistema basado en un ADC “time-interleaved” con desajuste en ganancia y sincronismo.



Figura 1. 13. SNDR máximo para un ADC “time-interleaved” de 2 canales con desajuste en

sincronismo y en ganancia entre canales.

En comparación con el desajuste en sincronismo, los desajustes que aparecen en el offset y la ganancia entre canales son más fáciles de compensar o calibrar. Los efectos del primero pueden reducirse drásticamente mediante la introducción de un circuito S&H único frente a cada canal, puesto que el S&H está distribuyendo señales muestreadas en lugar de señales dinámicas [93-94]. Dado que implementar un S&H de alta velocidad resulta ser la parte del diseño más difícil de realizar, esta introducción de un único S&H suele entrar en contradicción con la misma motivación original de la elección de una topología “time-interleaved”.

La principal ventaja de este convertidor reside, por tanto, en su alto rendimiento, puesto que resulta la mejor opción para aumentar la velocidad, manteniendo la resolución. Sin embargo, hay que tener en cuenta el coste en área y potencia que supone tener varios convertidores funcionando en paralelo, así como la distorsión introducida por los desajuste en sincronismo, offset y ganancia entre canales. Para resoluciones moderadas, de 6 a 10 bits, y bajo consumo, como las de las aplicaciones que nos interesan, en principio, tampoco resulta la arquitectura más adecuada.

1.6.1.5. Convertidor A/D doblado

Tal y como se ha dicho, se puede reducir el número de amplificadores de entrada, o preamplificadores, mediante el uso de técnicas de interpolación sobre una arquitectura flash. Sin embargo, el número de comparadores latch sigue siendo de 2N para un



convertidor de N bits. Para reducir el número de estos comparadores, se puede acudir a una topología de ADC doblado.

El concepto de ADC doblado fue presentado por primera vez en 1975 por Arbel y Kurz [95]. La principal motivación parte de la necesidad de reducir el número de comparadores necesarios en las topologías flash para resoluciones medias. Desde entonces se han propuesto diferentes implementaciones para la obtención de señales dobladas, pero, sin duda, la más popular consiste en el uso de pares diferenciales acoplados (CPDs) [96]. Casi simultáneo a la introducción de los CDPs, es el concepto de interpolación resistiva, que sirve para la obtención de señales dobladas adicionales sin necesidad de recurrir a CDPs extra. Los convertidores A/D doblados que incluyen estas técnicas de interpolación reciben el nombre de ADCs “doblados e interpolados” y serán descritos con mayor detalle en el Capítulo 5 de esta tesis.

El ADC doblado es similar al ADC de dos pasos, en cuanto a que un grupo de los LSBs de la palabra digital se obtienen separadamente del grupo de los MSBs de dicha palabra. No obstante, mientras que el convertidor de dos pasos requiere de un DAC de precisión para reconstruir la señal analógica por substracción, un ADC doblado determina el conjunto de LSBs directamente, mediante la utilización de un circuito de preprocesado analógico, al mismo tiempo que se obtienen los MSBs de la palabra digital. Este método obvia, por tanto, la necesidad de una etapa de S&H entre los cuantizadores fino y grueso, al formar la señal residual sin pasar por la combinación A/D-D/A, eliminando el retraso que ello implica.

Figura 1. 14. Arquitectura de convertidor A/D doblado.

El convertidor A/D doblado de la Figura 1.14 se corresponde con una implementación de dos pasos con un cuantizador grueso de log2FD bits y uno fino de (N-log2FD) bits, donde FD es el factor de doblado, que se define como el número de periodos o “dobleces” en la función de transferencia del bloque de doblado analógico. Este amplificador de doblado desarrolla la misma función que el DAC y el elemento restador de la arquitectura dos pasos antes descrita, pero de un modo no dependiente del reloj, lo que permite la operación simultánea de los cuantizadores fino y grueso. Esta topología doblada para el ADC ofrece una baja complejidad, así como un funcionamiento potencial a alta velocidad.

En un cuantizador flash el número de transistores es proporcional al número de comparadores requeridos, 2N-1, donde la constante de proporcionalidad es igual al número de transistores que componen cada comparador (incluyendo circuitería



asociada, como preamplificadores y puertas lógicas para la codificación). Del mismo modo, el número de transistores requeridos en un cuantizador doblado es igual a la suma de los transistores que componen el bloque de doblado analógico, el cuantizador grueso, y el cuantizador fino (Figura 1.14).

La complejidad del bloque de doblado analógico y del cuantizador grueso dependerá exclusivamente de FD, o factor de doblado, y no de N (resolución del cuantizador), mientras que la complejidad del cuantizador fino será proporcional a 2N/FD. Por tanto, la complejidad total de un cuantizador de doblado es igual a una constante proporcional a FD, más un término proporcional a 2N/FD.

1.6.1.6. Comparación y selección de arquitectura

La Tabla 1.2 muestra una comparación entre las arquitecturas de convertidores analógico-digitales de alta velocidad descritas anteriormente, basada en sus principales ventajas e inconvenientes.

Arquitectura Principales Ventajas Principales Limitaciones

Flash Muy rápido Básicamente monotónico No requiere DAC

Número alto de transistores Disipación de potencia alta Resolución limitada por el rango de entrada y el desacoplo de transistores Alta capacidad de entrada que limita su velocidad

Subrango/Dos pasos

Número moderado de transistores Posible corrección de errores Baja capacidad de entrada

Rango de muestreo moderado Latencia moderada

Flash Interpolado

Alta velocidad Básicamente monotónico No requiere DAC Capacidad de entrada reducida en comparación con el ADC flash

Disipación de potencia alta Resolución limitada por el rango de entrada y el desacoplo de los transistores

Pipeline multietapa

Alto rendimiento Posible corrección de errores Baja capacidad de entrada

Requiere múltiples circuitos de S&H Latencia dependiente del número de etapas

Time-Interleaved

Rendimiento alto Posible corrección de errores

Distorsión debida al desajuste de ganancia, offset y sincronismo

Doblado

Alta velocidad El amplificador de doblado reemplaza al DAC y al restador Menor número de transistores Baja capacidad de entrada

Resolución limitada Ancho de banda de entrada limitado debido al efecto de multiplicación de la frecuencia

Tabla 1. 2. Comparación entre ADCs de alta velocidad.



De todas las arquitecturas citadas, hemos elegido como CUT, para la evaluación de la propuesta de test estructural, la de un convertidor analógico-digital doblado e interpolado. Esta topología de convertidor presenta, frente a la flash, las ventajas principales de requerir menor número de comparadores y, por tanto, menor área y potencia disipada. Además, permite alcanzar resoluciones de 6 a 8 bits (o incluso algo superiores) sin penalización de tamaño y consumo tan significativa como en el caso de un ADC flash.

En comparación con las arquitecturas de subrango y dos pasos, la ventaja más obvia es la de poder alcanzar mayor velocidad. También hay que tener en cuenta que la obtención del residuo se realiza mediante un bloque de preprocesado analógico, lo que elimina la necesidad de incluir un DAC y un restador. Otra cuestión a destacar es la menor latencia de la arquitectura doblada, tanto si la comparamos con los convertidores dos pasos, como con los “pipeline”, o los “time-interleaved”.

Finalmente, la combinación de la estrategia de doblado, con la de interpolación, permite disminuir el número de bloques de preprocesado por doblado y, adicionalmente, efectúa una labor de promediado a la entrada de los comparadores. Con estas dos características se consigue reducir potencia y área, así como los requerimientos de offset de los comparadores. Además, la limitación del ancho de banda de entrada, debido al efecto de multiplicación de frecuencia, puede minimizarse mediante la implementación de una etapa de ganancia con muestreo y retención distribuida.

Para el desarrollo de este trabajo de evaluación se ha elegido como CUT un ADC doblado e interpolado, con una etapa de S&H distribuida, de 6 bits (relativamente fácil de aumentar a 8 bits), de tipo continuo. Vamos a sacar partido de los conocimientos adquiridos al desarrollar la anterior estrategia de test estructural, para la cual se realizaron medidas sobre circuitos de tipo continuo, y explorar una nueva metodología de test basada en medidas relativas entre los nudos internos del ADC.

1.6.2. Metodología de test propuesta

Uno de los objetivos de esta tesis es el desarrollo de una técnica DfT (Design-for-Test) que no se basa en el análisis de las prestaciones del ADC para la identificación de los circuitos que no cumplen especificaciones, sino que emplea metodologías basadas en modelos de fallos estructurales, a modo de alternativa, o como complemento, del test de especificaciones tradicional. El test que proponemos emplea modelos de fallos para describir el comportamiento de los defectos reales, basados en lo que se expondrá en el Capítulo 2 de este documento. Posteriormente, estos modelos se utilizarán para desarrollar y evaluar nuestra estrategia de test, mediante la estimación de la cobertura de fallos.

En esta tesis analizaremos un método de test estructural basado en un circuito DfT, cuya capacidad de detección ha sido evaluada sobre un convertidor analógico-digital doblado e interpolado, con el objetivo de su extensión futura a una estrategia BIST.

Para ello, primero se ha desarrollado un modelo de comportamiento de alto nivel utilizando el entorno MATLAB/SIMULINK, tanto del convertidor A/D, como de los circuitos que ha sido necesario introducir para la implementación de la estrategia DfT, de modo que se pueda optimizar el diseño del convertidor y se realice una primera



evaluación de validez del método de test. En segundo lugar se ha realizado una implementación a nivel transistor de ambos circuitos y se ha utilizado una plataforma CAT (Computer-Aided-Test) para la inyección y simulación de fallos catastróficos, de modo que se establezcan los límites de test óptimos de nuestro método que consigan maximizar la cobertura de fallos.

El método seguido consiste en muestrear varios nudos internos del circuito y obtener una medida de su desviación relativa con respecto a los valores correspondientes en el caso libre de fallos. Dado que las medidas de valores absolutos de tensión en los nudos internos del convertidor son fuertemente dependientes de la dispersión de parámetros de proceso, para disminuir su influencia, nos hemos centrado en la medida de las variaciones relativas que aparecen entre dichos nudos.

En este caso, no se emplean BIDCSs para la detección de fallos, por varios motivos: En primer lugar, la monitorización de los transitorios de corriente a través de un sensor sensible a las componentes de alta frecuencia de un circuito, como el ADC elegido, inherentemente rápido, implica aumentar ostensiblemente el ancho de banda del BIDCS. Para ello, hay que pasar a una implementación basada en resistencias, en lugar de emular el comportamiento de una inductancia, lo que resta, como veremos en el Capítulo 3, capacidad de detección. Por otro lado, el ADC doblado consta de 20 preamplificadores y circuitos S&H, 4 bloques de doblado y 16 comparadores, sólo en la parte de procesado fino. Aunque el consumo de corriente es sensiblemente inferior al de un convertidor flash, sigue siendo alto como para que las variaciones inducidas por un fallo en uno de los múltiples bloques que lo componen, originen cambios significativos en la IDDQ. Por todo ello, es preferible monitorizar la corriente de cada bloque, de forma independiente, lo que supone aumentar el número de sensores a incluir en el diseño (uno por cada tipo de bloque analizado). Por tanto, necesitaremos, al menos tres sensores: uno para copiar la corriente de los preamplificadores, otro para la de los bloques de doblado, y otro para los circuitos de preprocesado del cuantizador grueso; y esperar a que los efectos de los fallos introducidos en los otros bloques afecten al consumo de corriente de los bloques monitorizados, lo cual es discutible en circuitos con múltiples circuitos funcionando en paralelo. Por último, el método de test basado en corriente propuesto, se basa en medidas absolutas, y es sensible a la variación de parámetros de proceso, por lo que es necesario contar con varias firmas de corriente, una por cada tipo de bloque monitorizado.

Sin embargo, aunque se explore una metodología de test, basada en medidas relativas de tensión entre nudos internos del circuito, en lugar de en medidas de corrientes dinámicas, no se quiere abandonar del todo la posibilidad de aplicación del test de corriente. Como ya hemos dicho para el caso del test funcional, la complementariedad es posible y, puede que hasta necesaria. No debemos, por tanto, descartar la posibilidad de poder aumentar, en el futuro, la cobertura de fallos, mediante el análisis estático o dinámico de la corriente de alimentación, y/o de alguna especificación del convertidor.

1.7. Conclusiones

En este capítulo de introducción se ha presentado, brevemente, la problemática asociada al test de circuitos mixtos, impuesta por la evolución tecnológica, bajo el entorno del alto nivel de integración y de la heterogeneidad de los circuitos que



componen los SoC actuales. En este sentido, se han comentado algunas generalidades relacionadas con el test, como la comparación entre test estructural y funcional, los conceptos de Design-for-Test y Built-in Self Test, la mayor dificultad del test analógico frente al digital, o lo retos que aparecen al enfrentarnos a las nuevas tecnologías deep-submicron y nanométricas.

Posteriormente, se ha definido, de acuerdo a uno de los objetivos principales de esta tesis, la implementación y validación de un método de test estructural, aplicable a circuitos discretos de corrientes conmutadas, consistente en la monitorización de la corriente dinámica de alimentación, basado en un Built-in Dynamic Current Sensor.

Por último, se ha desarrollado y evaluado un nuevo método de test estructural, también basado en una estrategia DfT, aplicable a convertidores analógico-digitales de alta velocidad. Para ello, primero se han introducido y comparado las principales arquitecturas de ADCs de alta velocidad, y se ha seleccionado una topología de convertidor A/D doblado e interpolado.

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Capítulo 2. Mecanismos de aparición de defectos y modelo de fallos 47

Capítulo 2

Mecanismos de aparición de defectos y modelo de fallos

Dentro del test de circuitos mixtos, una de las áreas críticas es el del modelado de fallos de la parte analógica. A diferencia de los fallos en circuitos digitales, para los cuales sus efectos se modelan mediante valores “stuck-at”, estados de alta impedancia, o de retrasos, los fallos en circuitos analógicos pueden presentar manifestaciones complejas y diversas, dependiendo de varios factores, como pueden ser: la localización de los mismos, la temperatura, el estado de funcionamiento del dispositivo, la línea afectada, o la circuitería adyacente.

Por tanto, el modelado de fallos, cuando nos encontramos ante un circuito mixto, resulta una tarea nada trivial, que precisa de un conocimiento lo más completo posible, no sólo de la topología del circuito a analizar, sino también de las condiciones de funcionamiento a las que está sometido; de modo que sea posible estimar, al menos en primera aproximación, la probabilidad real de ocurrencia de los principales defectos físicos, y su efecto en el modelo de fallos establecido.

En este trabajo hemos seguido el esquema expuesto en [1] que comienza por un análisis de los mecanismos de fallo de los materiales que componen un circuito integrado, estudiando los defectos que pueden afectar, en mayor o menor medida, al funcionamiento del mismo. Después de introducir los mecanismos de aparición de defectos, pasaremos a hablar del modelado de los fallos, derivados de los anteriores, y su efecto en el comportamiento eléctrico de los dispositivos y/o líneas afectados. De esta manera, el modelo permitirá realizar una simulación de los fallos y evaluar cualquier metodología de test que se quisiera aplicar. Estos fallos se han dividido en tres categorías: tipo puente o cortocircuitos, abiertos, y paramétricos. En los capítulos sucesivos las dos primeras, más concretamente, cortos y abiertos abruptos, se englobarán dentro de lo que se conoce como fallos catastróficos. Sin embargo, en el


48 Capítulo 2. Mecanismos de aparición de defectos y modelo de fallos

presente capítulo, se ha aplicado la clasificación en tres categorías para favorecer el estudio de los mismos.

2.1. Mecanismos de aparición de defectos en los materiales de los circuitos integrados CMOS

2.1.1. Modos de fallo del metal

El estudio de los metales comenzó, aproximadamente, hace cien años, por lo que contamos con una base de conocimiento sólida a la hora de analizar el comportamiento de las láminas de metal fino empleadas en la fabricación de las interconexiones de los circuitos integrados. Los metales poseen una estructura policristalina con “bordes de grano” que influyen en la calidad del metal. Los defectos en la estructura cristalina de los metales y las altas temperaturas favorecen el movimiento de los átomos dentro del material y, para minimizar estos mecanismos, es preciso que la industria del sector realice un esfuerzo en cuanto a los procesos de fabricación; dado que son múltiples los fenómenos que provocan estos movimientos en las interconexiones metálicas, como son: la concentración, la tensión, la temperatura y los gradientes de tensión mecánica a los que están sometidas. La importancia de esta minimización de los movimientos de los átomos radica en que permitirlos puede dar lugar a la aparición de fallos de tipo puente o de circuito abierto, tal y como veremos a continuación, a través de distintos mecanismos de fallo.

2.1.1.1. Electromigración

La electromigración es el movimiento de la red de átomos del metal bajo la influencia del flujo de electrones y de la temperatura. Si aplicamos una alta densidad de corriente y una elevada temperatura, en el metal se pueden formar vacíos de material, o extrusiones en la superficie del mismo, tal y como se muestra en la Figura 2.1. Este mecanismo de fallo se denomina electromigración (EM).

Figura 2. 1. Fotografía de una línea de metal afectada por la electromigración.



Los electrones transfieren un pequeño momento a los átomos de metal térmicamente activos, suficiente como para forzar a dichos átomos a moverse por difusión fuera de sus posiciones dentro del entramado del material, en la misma dirección que los electrones.

Podemos definir el flujo de átomos de una línea de metal por electromigración (Jem) como una función de la densidad de corriente de los electrones que circulan por dicha línea, gobernada por un fenómeno de difusión dirigida, que responde a la expresión [2]:

( ) ( ) ⎟⎟⎠

⎞⎜⎜⎝

⎛

⋅⋅⎥⎦

⎤⎢⎣⎡ ⋅⋅⋅=⋅⋅⋅=

smátomos j NρqZ

kTDjNρµJ 2e

*eatem (2.1)

Para reducir la amenaza de este fenómeno es importante identificar las variables que afectan a la electromigración a través de la ecuación anterior. En la Tabla 2.1 aparecen las variables, junto con sus dimensiones, que contribuyen al flujo de átomos de metal por electromigración Jem.

Magnitud Ecuación Variables

Flujo de átomos Jem vNJ em = v = Velocidad media de los átomos del metal (m/s) N = concentración de átomos del metal susceptibles de moverse (átomos/m3)

Carga efectiva Q qZQ *= Z* = factor de carga efectiva q = carga del electrón (C)

Movilidad atómica kTQDat =µ D = difusividad o coeficiente de difusión (m2/s) kT = energía térmica de Boltzmann (J)

Difusividad kTEaeDD −= 0D0 = constante de difusión (m2/s) Ea = energía de activación (eV)

Velocidad media del átomo atv µ= ε µat = movilidad atómica (m2/Vs)

ε = campo eléctrico (V/m) Campo eléctrico ε ejρ= ρ = resistividad del metal (Ωm)

je = densidad de corriente de los electrones (A/m2)

Tabla 2. 1. Ecuaciones para el cálculo del flujo de electromigración Jem.

El tiempo necesario para que una línea falle por electromigración, tF, se calcula empíricamente a partir de la ley de Black [3], que establece que el tiempo medio para el fallo (tFEM) de un conjunto de interconexiones de aluminio es:

kTE

2e

0FEM

a

ej

At = (2.2)

donde A0 es una constante dependiente de la tecnología, T es la temperatura absoluta (ºK), je es la densidad de corriente de electrones (A/m2), y Ea es la energía de activación (eV) para el fallo por electromigración. Posteriores estudios modifican la ecuación (2.2)



introduciendo en el denominador el factor rm, donde r es el factor de trabajo [4]. El valor de la constante m dependerá de si se considera que el daño se produce únicamente durante el periodo ON de un pulso de corriente (m = 1), o de si se tiene en cuenta un efecto de templado (o difusión inversa) durante el periodo de OFF, en el que aparece una fuerza de retroceso por parte de los átomos que se han movido en el periodo de ON (m > 1). La ecuación (2.2) se emplea, a menudo, para calcular Ea a partir de una tF medida como el tiempo medio para el fallo de varias estructuras de test, tomando Ea como un elemento indicador de la calidad frente a electromigración de una tecnología de metal dada. Debido a que las estructuras granulares del metal varían considerablemente, tFEM se considera más como una variable estadística que como un elemento de predicción.

(a) (b)

Figura 2. 2. (a) Extrusión y defecto tipo puente debido a EM. (b) EM en una línea de metal estrecha.

En lo que se refiere a cómo falla un metal debido a la electromigración, es necesario que, inicialmente, éste presente una imperfección o un defecto en su estructura cristalina. En este sentido, es inevitable que el metal posea huecos o bordes de grano que puedan iniciar un proceso de electromigración, y dar lugar, finalmente, a un fallo de tipo abierto (Figura 2.2(b)), o bien a que el metal ejerza presión en un punto, de modo que se rompa la capa de pasivación, formando un fallo de tipo puente con otra línea de metal (Figura 2.2(a)).

Figura 2. 3. Divergencias de flujo debido a (a) granularidad diferente, y (b) gradiente de temperatura.

(a)

(b)



Normalmente, los fallos aparecen en zonas con divergencia de flujos, tal y como se muestra en la Figura 2.3. La Figura 2.3(a) muestra una región del metal con granularidad elevada. La zona izquierda de esta región soporta una tracción debido a que los átomos abandonan esta zona con facilidad y son transportados hacia la parte de mayor granularidad, mientras que el borde derecho de esta última sufre una compresión ya que los átomos encuentran en él menos posibles trayectorias y se acumulan. Estas zonas de tracción y compresión establecen, por tanto, un gradiente de tensión. La Figura 2.3(b) muestra una divergencia de flujo debido a un gradiente de temperatura en una línea de metal. La región caliente muestra una mayor concentración de huecos de metal y los átomos del mismo se difunden más fácilmente que en la región fría. El flujo atómico por electromigración (Jem1) tiende a causar una compresión a medida que los átomos dejan la región caliente y se aproximan a la fría. La fuerza de compresión puede llegar a ser lo suficientemente grande como para romper el material de pasivación, permitiendo la extrusión del metal en la región de ruptura (Figura 2.2(a))

Otra causa importante de alteración del flujo de átomos del metal es la presencia de tungsteno (W), que se emplea como material vía, en los circuitos integrados multicapa. Este material reemplazó al aluminio como material para las vías hace varios años, cuando el escalado hizo difícil realizar los circuitos integrados con Al, debido a la electromigración, y se caracteriza por un elevado punto de ebullición, fuertes enlaces atómicos y alta resistencia a la electromigración.

Figura 2. 4. Estructuras metal-vías (a) Al-W-Al, y (b) Al-Al.

La Figura 2.4(a) muestra una interconexión con W a modo de vías, con una línea de TiN (nitruro de titanio) sobre la parte superior e inferior de la línea de metal (Al). Los electrones que entran a la estructura por la parte superior derecha dirigen a los átomos de aluminio hacia la vía de tungsteno, donde no existe movimiento neto de átomos, por lo que el aluminio se acumula, provocando una compresión en la parte superior. Los electrones, que sí se mueven sin dificultad a través del W, pueden generar un desplazamiento de los átomos de Al en el otro lado de la vía, lo que origina la aparición de un vaciado de material en la parte inferior (Figura 2.5).

Por el contrario, la Figura 2.4(b) muestra una estructura con vías de Al, de modo que el flujo de átomos va a atravesar todas las estructuras y, si no aparecen otras fuentes de



divergencia de flujo, no habrá vaciado de material ni fuerzas de compresión en la interconexión.

Figura 2. 5. Daño causado por EM en una interconexión con vía de W.

En [5] se demuestra que para una longitud dada de una línea de metal existe una densidad de corriente por debajo de la cual no se produce fallo por electromigración, en función de la relación existente entre electromigración y gradientes de tensión. Éste es el llamado efecto Blech, de gran importancia para minimizar el fenómeno de electromigración en circuitos integrados.

En lo que se refiere al efecto de la frecuencia de las señales de corriente que circulan por estas líneas de metal, son las corrientes DC las responsables de la mayor parte de los fallos por electromigración, y son, por ello, condicionantes típicos de los estudios de fiabilidad a largo plazo. Exceptuando las corrientes de fuga, los circuitos CMOS no presentan corrientes DC puras. Las corrientes DC pueden aparecer en cualquier diseño que permita la existencia de un camino continuo entre VDD y VSS, como por ejemplo, por causa de fallos de tipo puente y/o de fallos de tipo abierto. Por otro lado, las líneas que llevan corrientes de tipo pulso muestran mayor resistencia a la EM a medida que aumenta la frecuencia [4].

2.1.1.2. Aparición de huecos por tensión en el metal

A principio de los años 80 se descubrió que ciertas líneas de metal se separaban dando lugar a circuitos abiertos, incluso cuando el circuito integrado no se hallaba alimentado. Este mecanismo de fallo, llamado “stress voiding”, está relacionado con los diferentes coeficientes térmicos de expansión del metal y de los materiales de pasivación que lo rodean.

El citado proceso de pasivación tiene lugar cerca del final del proceso de fabricación del chip, y tiene como fin proporcionar una capa de protección física y química a los dispositivos y componentes del circuito integrado que se encuentran bajo la misma, actuando como barrera frente a la contaminación y frente a cualquier daño por manipulación o radiación durante el encapsulado o la vida útil posterior del chip. Los dos materiales más utilizados para formar esta capa son el dióxido de silicio y el nitruro de silicio. Estos, a menudo, son dopados con boro, fósforo, o ambos elementos químicos, para aumentar sus propiedades de protección. El depósito químico por vapor



(CVP) es uno de los métodos más empleados para depositar películas de material aislante o dieléctrico, y consiste en que las sustancias químicas que contienen los átomos o moléculas precisados por la película se mezclan y reaccionan en una cámara de depósito hasta formar un vapor, de modo que estos átomos o moléculas se depositen sobre la superficie de la oblea y dan lugar a la película de material. Entre los distintos sistemas CVD podemos destacar el de plasma mejorado (PECVD) para depositar capas de pasivación de nitruro de silicio. El empleo de temperaturas de depósito de dióxido de silicio de, aproximadamente, 660ºC, da lugar a la aleación del Al de las interconexiones con la superficie de Si. Una solución a este problema consiste en una mejora por plasma de la energía de depósito que permita emplear temperaturas por debajo del límite máximo sobre Al de 450ºC.

En cualquier caso, tenemos que el metal de la interconexión se calienta hasta los 400 ºC, o incluso más, para la etapa de pasivación, con lo cual el metal se expande y se une fuertemente al material de pasivación. En el momento en el que se enfría a temperatura ambiente, aparecen enormes tensiones de tracción debido a las diferencias en la dilatación de los materiales. El material de pasivación prácticamente no se mueve, de modo que el metal unido a él sufre grandes tensiones al contraerse. Estas tensiones son paralelas a la línea de metal y pueden llegar a separarlas si aparecen gradientes de tensión. El tiempo necesario para que aparezca un fallo por este motivo depende de la calidad del metal. Este mecanismo de fallo no implica la existencia de corriente, pero, normalmente, es el modo de fallo de metal más común en los circuitos integrados actuales. En la Figura 2.6 podemos ver ejemplos de fallo por “stress voiding”.

Figura 2. 6. Fotos de fallos por stress voiding.

Cuando una línea de metal está pasivada, sus átomos superficiales no se pueden mover, incluso bajo fuertes tensiones, puesto que están unidos rígidamente al material de pasivación, de modo que tendremos una tensión superficial ortogonal a la tensión aplicada al final de la línea. Teniendo en cuenta este efecto, se demuestra que la tensión o esfuerzo generado (σ) responde a la expresión [1]:

2ν1∆α∆TY

σ m−

= (2.3)



donde Ym es el módulo de Young (Pa)2, ∆T es la variación térmica (ºK), ν es el módulo de Poisson, igual a 0,35 para el caso del Al, y ∆α es la diferencia entre los dos coeficientes de dilatación (ºK-1), correspondientes a las dos direcciones ortogonales (la de la línea y la perpendicular a la misma).

Si calculamos la tensión generada a partir de esta fórmula, obtendremos valores de tensión muy altos, mucho más que el límite elástico del Al. Sin embargo, las líneas de metal no se separan, y esto se debe a la capacidad de las moléculas de pasivación para unirse fuertemente a los átomos de metal. Éstas resisten tensiones del orden de GPa, en tanto que las uniones Al-Al se deforman de forma permanente (inicio de la zona plástica) con tensiones por encima de 95 MPa.

En este ambiente de alta tensión los vacíos de material no aparecen de forma espontánea, sino que se forman únicamente si existe un gradiente de tensión. Si recurrimos a la expresión del flujo de átomos de material debido a un gradiente de tensión:

NdxdσΩ

kTDJσ = (2.4)

donde D es la difusividad o coeficiente de difusión (m2/s), kT la energía térmica de Boltzmann (J), Ω es el volumen atómico (m3), N es la concentración de átomos del metal (átomos/m2); entonces, no aparece desplazamiento atómico a temperatura ambiente salvo que el gradiente de tensión 0dxdσ ≠ , incluso si el metal y su capa de pasivación están sometidos a una tensión elevada. Es decir, para que el fenómeno tenga lugar, además de la existencia de una gran tensión en el metal, también es necesario que esté presente alguna imperfección, lo que da lugar a un gradiente de tensión, y que exista un camino de difusión, así como temperatura suficiente, para que los átomos puedan moverse.

Propiedad Fallo por EM Fallo por stress voiding Alimentación Necesaria No necesaria

Defecto Puente y abierto Sólo abierto

Temperatura Empeora exponencialmente al aumentar la temperatura

Tiene un pico en la sensibilidad a la temperatura

Fuerza de la pasivación La longitud de Blech aumenta si la pasivación es más fuerte

La tensión generada por las distintas dilataciones aumenta si es fuerte

Evento inicial Gradiente de tensión debido al desplazamiento de átomos

Gradiente de tensión debido a un defecto bajo ambiente de fuerte tensión

Mecanismo de desplazamiento atómico

Difusión Difusión

Frecuencia Mayor resistencia a altas frecuencias No influye

Modo de fallo final Desplazamiento atómico origina huecos (abiertos) y extrusión de material (puentes)

Desplazamiento atómico origina huecos en el material (abiertos)

Tabla 2. 2. Comparación entre los mecanismos de fallo por EM y por stress voiding

2 Pa (Pascal) = Newton / metro2



En la Tabla 2.2 podemos ver una comparativa entre los fallos causados por electromigración y por “stress voiding”.

2.1.1.3. Fiabilidad de la interconexión de cobre

El cobre apareció en el año 1998 como sustituto del Al para algunas aplicaciones de altas prestaciones de los circuitos integrados (por debajo de 130 nm). La resistencia del Cu es un 70% inferior a la del aluminio, además, su punto de fusión es considerablemente mayor, lo que supone que el material tiene enlaces atómicos más fuertes y será más resistente al movimiento atómico debido a electromigración o a “stress voiding”. Por tanto, originalmente, cabe pensar que el Cu no sufre estos fenómenos y, sin embargo, no es así. Esto es debido a que la granularidad del Cu es mayor, y la unión a la pasivación y al dieléctrico menos estrecha, por tratarse de un metal menos reactivo que el Al [6] y formar enlaces más débiles con los materiales que lo rodean. Por ello, también en el caso del Cu, las reglas de diseño son un elemento clave a tener en cuenta para prevenir fenómenos de electromigración y de “stress voiding” en los circuitos integrados.

Por otro lado, el cobre presenta la ventaja de la metalización con grabado “damasquino”, consistente en aplicar una máscara aislante al circuito sobre la que se crean canales para las líneas y, dentro de ellos, agujeros para las vías que, posteriormente, se rellenan de cobre. Después el exceso de Cu se elimina con un pulido mecánico/químico (CMP). Este proceso es más “limpio” que el de metalización del aluminio, puesto que no quedan partículas de metal contaminantes, lo que da lugar a menor nivel de defectos. Sin embargo, si el pulido es insuficiente pueden quedar esquirlas de cobre en zonas no deseadas, y si el pulido es excesivo la línea puede resultar debilitada. Otro defecto es la aparición de abiertos débiles por llenado incompleto de cobre en vías y canales, siendo su efecto más pronunciado a bajas temperaturas, donde no se produce mejora del contacto por dilatación del material.

2.1.2. Modos de fallo del óxido

Los óxidos de puerta de los transistores MOS, hechos de dióxido de silicio SiO2, son de gran importancia, puesto que el control de la carga del canal depende de las dimensiones y calidad de dicho óxido. Aunque el SiO2 aparece en otras partes de los circuitos integrados, es aquí donde recibe el nombre “óxido” para referirse a la fina capa de material dieléctrico que separa la puerta del transistor del canal del substrato. En los años 70 el espesor del óxido era de unos 750 Å, mientras que en la actualidad no supera los 20 Å. Por ello, es importante estudiar la estructura química y molecular del óxido fino, si vamos a movernos en órdenes de magnitud tan reducidos. Además, habrán de tenerse en cuenta dos mecanismos de fallo del óxido habituales: el desgaste, y la inyección de portadores calientes (hot carrier injection). Por último, existe otro mecanismo, relativamente nuevo en cuanto a su estudio, que afecta a la fiabilidad del óxido en los transistores pMOS y que se llama inestabilidad de la temperatura negativa de alimentación.

En la Figura 2.7 podemos ver la orientación de las moléculas de dióxido de silicio. En la molécula tetraédrica de SiO2 se forman rígidos enlaces de 109º entre el Si y el O



[7]. Sin embargo, las uniones entre tetraedros no son rígidas, y a medida que el ángulo de unión se desvía respecto al valor medio de 150º, la unión se debilita. La variabilidad de la fuerza de la unión es una de las fuentes de desgaste y ruptura del óxido. Otra causa de debilitamiento de las uniones atómicas es la ausencia de un átomo de O, de modo que se permite las uniones directas de dos átomos de Si (más débiles), más susceptibles a la ruptura, dejando sitios en los que pueden aparecer huecos, o en los que pueden introducirse átomos, como por ejemplo, los átomos de hidrógeno.

Figura 2. 7. Estructura molecular del SiO2.

En estas uniones oscilantes, la fuerza variable de las uniones SiO2- SiO2, y la ausencia de átomos de O, llevan a la aparición de defectos en el óxido que reciben el nombre de “traps” (trampas). Una carga eléctrica en un “trap” se llama “state” (estado). Las trampas pueden aparecer después del procesado o bien crearse al romperse las uniones debido a la presencia de partículas energéticas como electrones, huecos, o radiación. Los estados que se encuentran en el límite Si-SiO2 se llaman estados de interfaz, y pueden intercambiar carga rápidamente con los portadores del canal. Hay que tener en cuenta que cualquier intercambio de carga entre el canal y los estados del óxido tiene una influencia negativa en el rendimiento del transistor, por lo cual, es un fenómeno a evitar. Los estados de borde son aquellos que están más profundos que los de interfaz, pero menos de 50 Å, y los que se encuentran a mayor profundidad se llaman estados fijos y, básicamente, no intercambian carga con el canal. Dado que en las tecnologías modernas la anchura del óxido es inferior a los 50 Å, estos estados profundos no tendrán relevancia en este estudio.

2.1.2.1. Desgaste del óxido

Los óxidos sin defectos en el material, se desgastan y rompen si se inyectan cargas de modo continuo. Cada vez que se aplica una tensión en la puerta de un transistor se inyecta una pequeña carga en el óxido, de modo que, al cabo de cierto tiempo, el transistor, aún operando en modo normal, terminará por ver su óxido de puerta desgastado. La cuestión se centra entonces en calcular adecuadamente el tiempo de desgaste, para que sea superior a la vida útil del circuito. La intensidad de campo eléctrico en el óxido es la que va a acelerar a los electrones en su movimiento a través del mismo, y su valor aumenta a medida que disminuye el espesor del óxido.



Debido a la tendencia de escalado en las modernas tecnologías, se ha producido una reducción del área de la puerta y del espesor del óxido. Por ello, la energía almacenada por la capacidad de puerta es lo suficientemente pequeña como para hacer poco probable la aparición de una ruptura térmica violenta del óxido, sino más bien, ésta se sustituye por un más probable fallo leve y gradual.

El fallo leve asociado a los óxidos ultra finos (espesor inferior a los 30 Å) origina un daño irreversible, cuyo efecto más significativo, y única evidencia clara de su existencia, consiste en un aumento del ruido de la corriente y tensión de puerta, que puede ser de varios órdenes de magnitud. Este ruido, asociado con fallos leves, se cree que se basa en la presencia de un pequeño camino de conducción en el óxido, inducido por un defecto del óxido o trampa.

En el caso de un transistor con óxido ultra fino, el modelo de desgaste y de fallo se basa en que la ruptura se relaciona, principalmente, con la tensión de puerta VG y con la cantidad de carga que atraviesa el óxido. El campo eléctrico es constante en el óxido y es el que acelera a los electrones que lo atraviesan, sin interaccionar, alcanzando una energía cinética máxima antes de golpear el ánodo, donde causa la ruptura de los enlaces. Uno de los mecanismos que dan lugar a defectos, tiene que ver con iones de hidrógeno que entran en el óxido (modelo de emisión de hidrógeno del ánodo o AHR). Otro mecanismo de daño se basa en la aparición de huecos que entran en el óxido, o modelo de inyección de huecos en el ánodo (AHI). Tanto los huecos como los iones de hidrógeno son atraídos por el campo eléctrico del óxido e interactúan con las moléculas de SiO2, dando origen a defectos que contribuyen al desgaste del óxido [8].

Sin embargo, el óxido no falla tras la reinyección de un único hueco o ión, sino que existe una fase de desgaste, consistente en la acumulación continua de defectos distribuidos por todo el óxido. Cuando una distribución estadística de estos defectos se alinea verticalmente de forma crítica se propicia el incremento de la conducción y la aparición de una corriente que atraviesa el óxido y lo daña por efecto térmico. Éste es el fenómeno conocido como modelo de percolación del desgaste o fallo del óxido [9].

De este modo, el fallo de los óxidos ultra finos se divide en tres etapas:

1. Generación lenta del defecto dentro del óxido (desgaste), hasta que aparece un camino entre la puerta y el substrato (modelo de percolación).

2. Fallo débil a bajas tensiones que incrementa, de modo permanente, la corriente y el ruido de puerta.

3. Aparición de un fallo severo con incremento exponencial continuo de la corriente de puerta, IG.

No obstante, y a pesar de este esquema habitual de sucesión de etapas, un fallo severo del óxido y uno leve pueden producirse de manera independiente [10-11].

Si definimos la variable tFD, como el tiempo que transcurre hasta que se produce el fallo, ésta es dependiente de la tensión y de las características del óxido ultra fino, de modo que tendremos la ecuación:

( )⎥⎥⎦

⎤

⎢⎢⎣

⎡+−⋅

⋅= j

aGox kT

EVTαγ

F0FD ett (2.5)



donde γ es el factor de aceleración (V-1), Ea la energía de activación (J), α el factor de aceleración (V/m) del espesor del óxido Tox, tF0 una constante de tiempo que depende de la tecnología, VG es la tensión de puerta, k es la constante de Boltzmann (J/ºK), y Tj la temperatura media en la unión (ºK). Los valores de los factores de aceleración (γ, α) se obtienen experimentalmente [12].

A pesar de los modelos anteriores, sigue siendo necesario relacionar el desgaste y el fallo del óxido con el fallo general del circuito integrado. En tecnologías anteriores un corto en el óxido de puerta (GOS) podía dar lugar, o no, a un mal funcionamiento del circuito integrado. Sin embargo, el efecto de un fallo leve de un óxido ultra fino sobre la tensión umbral, o la transconductancia del transistor, es prácticamente despreciable [13].

Por otro lado, en [14] se experimenta sobre transistores con un espesor de óxido de 24 Å en los que, tras someterlos a esfuerzo, se demuestra que sólo los fallos en la región puerta-drenador de los transistores nMOSFET constituyen una amenaza para la fiabilidad. En otro estudio [15], como resultado de someter al óxido de un transistor nMOS a VG = 0 V y VD = VDD, se muestra que el óxido de puerta sufre menos esfuerzo que si la tensión es aplicada a la puerta, y el drenador y fuente se conectan a tierra. Es decir, cuando la tensión se aplica al drenador, ésta habrá de ser mayor que cuando se aplica a la puerta, para que aparezca un fallo, y esta tensión será proporcional al área de óxido expuesta a esfuerzo. Por tanto, la tensión de fallo, en este caso, será independiente de la longitud de canal y dependiente de la anchura, puesto que, sólo la zona del óxido junto al drenador, es la que está sometida a la mayor parte del esfuerzo.

2.1.2.2. Inyección de portadores calientes (hot carrier injection)

El segundo mecanismo de fallo del óxido se genera cuando el campo eléctrico del transistor en la zona de deplexión entre el drenador y el canal es demasiado alto. Este hecho da lugar a lo que se llama inyección de portadores calientes o (hot carrier injection, HCI), que puede alterar la sincronización del circuito y su funcionamiento en alta frecuencia. La HCI es un fallo sistemático que da lugar a un deterioro de la frecuencia máxima de operación (Fmax) del circuito integrado, si bien, rara vez origina un fallo catastrófico. Los parámetros afectados normalmente por este fenómeno son: la tensión de drenador en saturación (IDsat), la transconductancia (gm), la tensión umbral (VT), la pendiente subumbral de inversión débil (S) y la corriente de fuga del drenador inducida por puerta (GIDL).

La HCI puede aparecer si la tensión de alimentación es superior a lo previsto en el diseño; o las longitudes efectivas de canal son demasiado cortas; o la interfaz del óxido es pobre, o lo que es pobre es el diseño de las uniones drenador-substrato; o, por último, si se ocasiona accidentalmente una sobretensión en la línea de alimentación.

En la Figura 2.8 podemos ver la sección transversal de un transistor nMOS, en la que podemos apreciar el campo eléctrico horizontal en el canal ξch, que proporciona energía cinética a los electrones libres que se mueven de la zona de inversión del canal al drenador. Cuando esta energía cinética es lo suficientemente grande, los electrones chocan contra los átomos de Si que rodean la interfaz drenador-substrato, causando la generación de pares electrón-hueco en la región de drenador. Algunos portadores van hacia el substrato, aumentando la corriente ISUB, y una pequeña parte puede tener la



suficiente energía como para cruzar la barrera del óxido y causar un daño en el mismo. Una vez que los portadores entran en el óxido, el campo eléctrico vertical ξox determina lo profundo que irá la carga. Se estima que un electrón necesita, al menos, 3,1 eV para cruzar la barrera del óxido, y un hueco 4,6 eV. Más energía se precisa para romper los enlaces atómicos y originar la formación de un defecto en el óxido. Normalmente el daño se limita a la creación de un defecto o trap de interfaz de tipo aceptor cerca del drenador por parte de electrones con energía de 3,7 eV o mayor.

Figura 2. 8. Campos eléctricos internos de un transistor nMOS en saturación.

La expresión “electrón caliente” procede del hecho de que, si tenemos en cuenta que la energía sigue una distribución de Boltzmann, un electrón de 3,1 eV tendrá una temperatura media de casi 36.000 ºK. Relacionada también con la temperatura tenemos una propiedad de la HCI consistente en que, cuanto menor sea la temperatura ambiente, mayor es la generación de electrones y huecos calientes y, por tanto, la HCI, al aumentar la movilidad de los portadores.

En la práctica, el parámetro IDsat se emplea, normalmente, para medir la degradación por HCI, y es el parámetro del transistor que proporciona una mejor aproximación al impacto sobre la velocidad del circuito, ya que afecta a la carga y descarga de los condensadores conectados a la salida. A medida que aumenta la densidad de defectos, y la consecuente carga de los mismos, se altera la tensión umbral del transistor. Por regla general, los transistores nMOS muestran una Vtn mayor, que hace que el transistor se ralentice y, a su vez, muestra menor Ioff y gm. Por el contrario, los pMOS se caracterizan por una disminución del valor absoluto de Vtp y un incremento de Ioff y gm, con lo que el transistor conmuta más rápidamente.

Dado que la corriente de substrato ISUB es mayor que la de puerta IG, y más fácilmente medible, se toma habitualmente como indicador proporcional de la generación de portadores calientes. En la Figura 2.9(a) puede verse la corriente de substrato ISUB en función de VGS con VDS alta, de modo que el transistor se mantenga casi todo el tiempo en saturación. En la Figura 2.9(b) se muestra el esquemático del circuito para realizar esta medida. La parte izquierda de la curva de la Figura 2.9(a) se corresponde con la entrada de huecos en el óxido, que se convierte en IG, y la derecha (pasado el pico) con la entrada de electrones atraídos por la puerta. El pico de ISUB se



produce cuando entran al óxido tanto huecos como electrones, lo que causa el mayor daño en la interfaz.

(a) (b)

Figura 2. 9. (a) Generación de HCI en un transistor de canal n como función de ISUB vs. VGS. (b) Esquemático del circuito de medida.

Este tipo de curvas muestra que la HCI aparece durante las transiciones lógicas y no durante los estados estacionarios, puesto que la HCI requiere que el transistor esté en saturación. Sin embargo, para otros circuitos las polaridades de los terminales son más dinámicas que en el caso de obtención de la curva de la Figura 2.9(a), dado que VDS no es constante, y ξch y ξox varían de un modo más complejo, y sobre un amplio rango de valores. Por este motivo, en principio, no es directa la extensión de esta curva a otros circuitos más complejos para predecir su fiabilidad frente a HCI.

Sin embargo, un método para estimar cuánto tiempo funcionará correctamente un circuito integrado bajo un entorno normal de HCI emplea el conjunto de datos extraídos del funcionamiento de los transistores individualmente, que luego se combinan en función del ciclo de trabajo y otros parámetros de operación. Según el modelo teórico empleado por la mayor parte de compañías para predecir la fiabilidad frente a HCI [16], la vida útil del transistor (en segundos) se calcula a partir de la ecuación:

IITφ

φ

D

SUB

D II

IWCτ

−

⎟⎟⎠

⎞⎜⎜⎝

⎛′= (2.6)

donde C’ es una constante (A·s/m), W es la anchura de canal del transistor, ID es la corriente de drenador, ISUB la corriente de substrato, Φit es la energía de activación en la interfaz (≈ 3,7 eV) y Φi es la energía de activación de la ionización por impacto (≈ 1,2 eV). La relación es constante y vale aproximadamente 3. τ se define como la degradación de la vida útil debido a HCI.

2.1.2.3. Ruptura del óxido inducida por un defecto

La existencia de partículas contaminantes, o la baja calidad del óxido, dan lugar a rupturas tempranas del óxido, incluso a baja tensión. Es lo que se llama un fallo GOS



(gate oxide short) y su origen difiere del de los fallos por HCI o desgaste, pero su efecto puede llegar a ser similar al de ruptura por desgaste. El tiempo necesario para la aparición de un fallo, tF, para cortocircuitos en el óxido de puerta (GOS), es más corto que en otros fallos y éste puede aparecer muy pronto, durante el test de producción, o incluso semanas o años después. Los fabricantes tratan de eliminar los cortos en puerta debidos a defectos sometiendo a los ICs a altas tensiones durantes cortos periodos de tiempo; es lo que se llama “burn-in”. Posteriormente se desarrollará el efecto de los fallos GOS en un circuito integrado.

2.1.2.4. Daño del óxido inducido por el proceso

Las técnicas consistentes en la implantación de iones o plasma se utilizan para el grabado o para el dopado de algunas áreas del circuito, en la fabricación de dispositivos semiconductores. Durante estas etapas de fabricación, los dispositivos pueden ser expuestos a cargas capturadas por líneas de aluminio o polisilicio, llamadas “antenas”, conectadas a los terminales de puerta de los transistores. Como resultado, se daña el óxido de puerta, lo que afecta a la tensión umbral VT, y a la transconductancia del transistor.

Las cargas capturadas pueden originar corrientes que, finalmente, rompen el óxido. En el caso de no romperse, aparecen cargas atrapadas en el mismo y estados de interfaz. Este proceso destructivo puede evitarse proporcionando trayectorias de conducción alternativas para ellas durante el proceso de fabricación. Con frecuencia se conectan diodos de alimentación contraria a las antenas para proporcionar un camino a tierra.

2.1.2.5. Inestabilidad de la temperatura con alimentación negativa

Este nuevo fenómeno afecta principalmente a los transistores pMOS de canal corto con el polisilicio de puerta de dopado tipo p, y consiste en la acumulación de cargas positivas en la interfaz del canal de los transistores pMOS. Este hecho da lugar a un aumento del valor absoluto de la tensión umbral y a la disminución de la IDsat. El daño se origina por los que se han venido a llamar “agujeros fríos” (cold holes) [17] y depende del espesor del óxido. El término “inestabilidad” hace referencia a la variación temporal de Vtp y de IDsat, puesto que un pMOS afectado por este fenómeno tiene mayor Vtp que un transistor en inversión normal, y se produce cuando el transistor está alimentado con una tensión de puerta negativa, por ello se habla de “alimentación negativa”.

Según una reacción electroquímica, cuando un hueco rompe una unión del silicio, se genera un silicio trivalente en la región de interfaz, siendo probablemente el hidrógeno el elemento derivado que se dispersa, dejando una carga positiva sobre el átomo de Si trivalente. En esta reacción se precisa, como reactivos, los huecos y el hidrógeno, bien como molécula, como ión, o formando agua, así como la existencia de una alta temperatura (por encima de los 100 ºC), y de tensión en el óxido. Queda decir, por último, que este fenómeno, a pesar de producir un daño menor para una excitación dinámica que para una de tipo DC, es independiente de la frecuencia [18].



2.2. Modelo de fallos

2.2.1. Fallos tipo puente

En secciones anteriores se han descrito los mecanismos de fallo que dan lugar a cortocircuitos entre líneas conductoras de circuitos integrados. Un fallo tipo puente, o cortocircuito, es una conexión no intencionada entre dos o más nudos del circuito. Estos fallos pueden inducir un comportamiento eléctrico anómalo en el circuito integrado, que dependerá de ciertos parámetros, y de la topología del circuito eléctrico resultante.

Las variables más importantes en estos defectos son:

• Comportamiento óhmico/no-lineal del cortocircuito.

• Conexión interna entre terminales de los transistores.

• Conexión entre nudos de entrada y salida de las puertas lógicas.

• Cortocircuito alimentación-tierra.

• Topología del circuito.

• Tipos de materiales conectados (metal, polisilicio, difusión).

• Resistencia crítica.

Los fallos tipo puente óhmicos pueden deberse a esquirlas de metal que conecten dos o más líneas, o a ciertas formas de cortos de óxido de puerta. Los cortos en líneas de alimentación entre VDD y GND son bastante comunes y, aunque no afectan directamente a las líneas de transmisión de señal, deben ser detectados y controlados, sobre todo en circuitos analógicos y mixtos y en productos llamados “low power” o alimentados con baterías, que no pueden cumplir sus expectativas de vida útil si aparece un fallo de este tipo.

En cuanto a la resistencia crítica, este parámetro relaciona la resistencia del defecto con las propiedades eléctricas de la circuitería adyacente y con su comportamiento inducido [19]. Se define como el valor de la resistencia equivalente del defecto, por encima del cual, el circuito no falla, desde el punto de vista funcional.

El impacto de un cortocircuito en el comportamiento de un circuito no depende sólo del valor de la resistencia y de la trasconductancia del transistor afectado, sino también de la relación de tamaño (W/L) de dicho transistor.

2.2.1.1. Modelo de fallos para cortos en nudos de puertas lógicas

Cuando se activa un fallo tipo puente aparecen tensiones intermedias en los nudos cortocircuitados. Por tanto, la descripción más precisa del comportamiento inducido se obtiene a través de simuladores de circuitos de base analógica, como puede ser SPICE, para determinar la región de operación de los transistores afectados, las tensiones intermedias en los nudos cortocircuitados, y el incremento originado en la corriente de alimentación IDD. Uno de los objetivos del test es predecir el comportamiento del



circuito en fallo para seleccionar los estímulos apropiados, o vectores de test, que muestren su presencia, incluidos los de tipo puente.

En los circuitos mixtos los fallos tipo puente pueden aparecer tanto en su parte digital, como en su parte analógica. La solución ideal consiste en emplear el mismo modelo de fallos para ambas partes, que describa, de la forma más completa posible, el comportamiento eléctrico del transistor ante la presencia de un fallo tipo puente, y que se pueda emplear en simuladores de base analógica. Sin embargo, en la práctica, el uso de un modelo único no siempre es la opción óptima, dado que los simuladores analógicos tardan demasiado en calcular el estado de circuitos mixtos grandes y, en muchos casos, este análisis detallado no es necesario. Por otro lado, los simuladores lógicos que utilizan modelos de fallos tradicionales, dentro del dominio digital, que consisten en aproximaciones, a nivel lógico, del comportamiento derivado de la presencia de un fallo en el circuito integrado, parten de la ventaja de que la mayor parte de los generadores de patrones de test obtienen los vectores a partir de una descripción lógica del circuito, y de que el tiempo de simulación es más reducido. No obstante, estos modelos de fallos lógicos no siempre pueden describir el comportamiento inducido por un puente, dado que las tensiones alteradas por éste pueden no originar valores lógicos definidos.

Se citan a continuación algunos de estos modelos que, aunque no serán objeto de nuestro estudio, merecen ser mencionados por su utilización para calcular vectores de test y para el modelado de fallos en circuitos digitales.

• “Stuck-at” (SAF): Este modelo resulta ser uno de los primeros utilizados, y procede de la época de los transistores bipolares. En él se asume que, en un nudo, la señal se fija permanentemente en un nivel lógico (1 ó 0) y se llama, en función de dicho nivel, “stuck-at-1” o “stuck-at-0”. Sin embargo, en el caso de los fallos tipo puente para tecnologías CMOS, el test lógico de fallos basado en conjuntos de vectores de test para fallos “stuck-at” simples (SSF), no es capaz de detectar todos los fallos de puente posibles, si bien es capaz de detectar fallos de puente entre nudos y alimentación (VDD/GND), así como algunos fallos entre entradas de puertas lógicas, o entre entradas/salidas con realimentación inversora, o no inversora. Para incrementar la cobertura de fallos se puede aprovechar el mecanismo asociado a los fallos tipo puente que da lugar a la aparición de corrientes de fuga [20], de modo que el efecto del fallo puede detectarse en el pin de alimentación midiendo la IDDQ. Este modelo se conoce como pseudo “stuck-at”.

• Modelo de línea lógica AND/OR (wired-AND/OR): En este modelo, el valor lógico de los nudos cortocircuitados se obtiene a través de una operación AND/OR, a partir de los valores lógicos transmitidos por las líneas cortocircuitadas. Es decir, el modelo introduce una puerta lógica AND/OR adicional entre los nudos afectados por el fallo tipo puente. Sin embargo, este modelo, procedente también de tecnologías bipolares, no refleja de forma adecuada el comportamiento de los fallos tipo puente que se producen habitualmente en tecnologías CMOS. Entonces, se propuso el modelo de fallo puente dominante, en el que se asume que una de las líneas va a dominar el valor lógico resultante del cortocircuito. No obstante, este modelo presenta el problema de que sólo es observable en la línea dominante y de que tampoco



se adapta bien a algunos casos de fallos resistivos, propios de las tecnologías CMOS, al no haber siempre un valor lógico que sea más fuerte. Experimentalmente se demuestra una baja correlación entre el modelo “wired-AND/OR” y los resultados reales [21].

• Modelo de votación [22]: Este modelo tiene en cuenta que cuando nudos cortocircuitados son conducidos hacia tensiones opuestas, aparece algo similar a una competición entre transistores nMOS y pMOS en conducción. El modelo asume que aquellos con mayor fuerza, es decir, con más corriente, decidirán el valor lógico final. Además, este modelo no se adapta a conceptos como resistencia distinta de cero o tensión umbral lógica de las puertas de fan-out. Estas resistencias no nulas permiten a las salidas de las puertas cortocircuitadas estar a diferente tensión, puesto que en el puente hay caída de tensión y, por tanto, se interpreta como valores lógicos diferentes para dichas puertas.

• Modelo de votación parcial: En este caso se tiene en cuenta, tanto las conductancias de los transistores implicados en el corto, como la tensión en el nudo cortocircuitado. El modelo de votación asume un valor de tensión inicial fijo para calcular la conductancia. Este modelo parcial considerará las características no lineales de los transistores para calcular la fuerza relativa de un dispositivo, así como los diferentes umbrales de tensión de las puertas lógicas conectadas.

• Descripción mixta: Dado que el comportamiento eléctrico inducido por un fallo tipo puente es analógico, un modelo preciso de dicho comportamiento deberá emplear una descripción mixta. De este modo, el circuito completo se describe de forma lógica salvo el lugar del fallo, que se describe empleando un simulador analógico. Este método [23] une la precisión de los simuladores analógicos con la eficiencia de simular grandes circuitos con herramientas de base lógica.

2.2.1.2. Fallos de cortocircuito de puerta

El nombre de cortocircuitos en el óxido de puerta es realmente el genérico que engloba a todas las formas de defecto tipo puente, dentro del transistor, causadas por fallo severo del óxido de puerta, originado por partículas o imperfecciones en el óxido. Los fallos en el óxido inducidos por partículas se presentan normalmente durante el test de producción o durante la fase de “mortalidad inicial” en la vida útil del producto.

Estos fallos, que en lo sucesivo llamaremos cortos de puerta, para diferenciarlos de la denominación GOS que recibe de forma específica uno de sus subtipos, han sido fuente de preocupación en la tecnología MOS desde sus inicios a mediados de los 60. El óxido fino de los MOSFET es una región de control de la cantidad de carga en el canal. Un corto de puerta es una ruptura en la capa fina de dióxido de silicio que se encuentra entre el polisilicio de puerta y cualquiera de las otras regiones de la estructura, como son el drenador, la fuente o el substrato. No obstante, las regiones del óxido fino que no sufren daño, generalmente, siguen mostrando una inversión de carga normal, llegando a darse el caso de que el transistor pueda seguir funcionando a pesar de que IDsat se haya degradado.



En la Figura 2.10 vemos dos formas de cortos de puerta: la Figura 2.10(a) muestra el crecimiento de filamentos térmicos en el borde de la puerta con la fuente debido a una elevada sobretensión, y en la Figura 2.10(b) se ve un corto entre puerta y el pozo tipo p causado por una pequeña partícula. La respuesta eléctrica será distinta para ambos tipos de cortos de puerta.

(a) (b)

Figura 2. 10. (a) Filamentos térmicos entre puerta y fuente. (b) Corto de puerta inducido por una partícula [24-25].

Dado que los cortos de puerta pueden conectar el polisilicio de ésta con el drenador, la fuente o el substrato del dispositivo, las propiedades eléctricas de ese contacto y, por tanto, el modelo que lo reproduce, dependerán del tipo de dopado de las zonas cortocircuitadas. Si el corto se produce entre la puerta y la difusión, y ambas tienen el mismo tipo de dopado, entonces el modelo eléctrico consistirá simplemente en una resistencia entre ambos terminales. Por el contrario, si las regiones tienen diferente dopado, entonces el modelo eléctrico es un diodo con unión pn. Veamos cada caso en detalle.

Corto puerta–drenador/fuente en transistores nMOS: Cuando la ruptura se produce en el óxido entre un polisilicio de puerta tipo n y un drenador o fuente, también con dopado tipo n, se forma una unión óhmica equivalente a conectar una resistencia externamente entre los terminales de puerta y de drenador/fuente. Estas formas de cortocircuitos de puerta se producen en óxidos débiles, debido a que los campos eléctricos son superiores en los extremos del óxido que en su centro.

Corto puerta–substrato en transistores nMOS: Los cortocircuitos en el óxido entre puerta y substrato son los que reciben, comúnmente, el nombre de fallos GOS (gate oxide short). En el caso de un nMOS en el que las dos regiones cortocircuitadas tienen distinto dopado, el modelo incluirá un diodo con su cátodo en la puerta. Bajo alimentación positiva normal sobre la puerta, este diodo parásito está en polarización inversa e, idealmente, no conduce, pero su región de deplexión se comporta como una región parásita adicional de difusión de drenador, tomando electrones del canal. Esta región de deplexión inducida está rodeada por una capa de inversión de electrones que se encuentran en la parte no dañada del transistor. Por tanto, se forma un transistor nMOS parásito con su puerta y drenador conectados.



Este fallo puede modelarse con dos parámetros que dependen de la posición del defecto en el transistor y de la resistencia efectiva. De este modo, tal y como indica [25], un transistor nMOS con un fallo GOS se comporta como dos transistores nMOS conectados en serie con una resistencia que una la puerta y el terminal común entre ambos. Los dos parámetros citados serán el valor de esta resistencia RGOS, que está relacionada con el tamaño del defecto, y k, que se define como la relación entre la distancia del defecto a la fuente y la longitud de canal L. Así, las dimensiones de los dos transistores del modelo quedan establecidas en función de k, siendo su anchura de canal la misma que la del transistor original, y su longitud de canal kL y (1-k)L, respectivamente.

Corto puerta–drenador/fuente en transistores pMOS: Con el fin de reducir los efectos de canal corto, podemos encontrarnos con polisilicios de puerta con dopado tipo p con boro, en lugar de tipo n con arsénico. En este último caso, los cortos de puerta originan diodos entre la puerta de dopado n y el drenador/puerta de dopado p. Sin embargo, si la puerta es de dopado p, el corto con difusión crea un contacto óhmico modelable con una resistencia.

Corto puerta–substrato en transistores pMOS: Cuando el defecto aparece entre la puerta de polisilicio con dopado n y el substrato de un transistor pMOS, el GOS es un contacto óhmico de baja resistencia, dado que ambas regiones tienen el mismo tipo de dopado. Sin embargo, cuando se polariza, la estructura completa del transistor se combina con el defecto, de tal modo, que se forma un transistor bipolar pnp parásito. En la Figura 2.11 podemos ver la estructura eléctrica equivalente con el transistor parásito.

La resistencia del GOS permite la inyección de corriente al terminal de base del bipolar, y la corriente de puerta será también de base, de manera que el dispositivo resultante tendrá una característica de corriente mezcla de la de un MOSFET y la de un bipolar.

Figura 2. 11. Equivalente eléctrico de un GOS para un transistor pMOS.

Modelo eléctrico general: Todas las combinaciones de tipo de transistor, localización del defecto, y tipo de dopado se resumen en la Figura 2.12, en la que se muestran los 12 subcircuitos correspondientes del modelo de fallos.



Polisilicio tipo n Polisilicio tipo p

GS GOS GD GS GOS GD

Figura 2. 12. Modelo eléctrico generalizado para cortocircuitos en el óxido de puerta.

Otros cortos entre terminales del transistor: También pueden aparecer cortocircuitos entre los terminales de difusión (drenador y fuente) y el substrato, o entre ellos. Los cortos drenador-fuente pueden originarse por un “punchthrough” del canal, o por un acortamiento de la longitud efectiva de canal inducido por una partícula, dando lugar a un aumento de las corrientes de fuga.

2.2.1.2.1. Cortocircuitos de puerta leves en óxidos ultra finos

Los óxidos más gruesos de anteriores tecnologías están muy bien caracterizados, con especial énfasis sobre las variaciones de IDDQ producidas por fallos de cortocircuito, y el riesgo relativo que supone el no detectar este tipo de fallos en los procesos de test. No obstante, en los óxidos ultra finos, propios de las tecnologías actuales, aparecen, no sólo los ya conocidos fallos severos, característicos de óxidos más gruesos, sino también fallos leves que, aunque induzcan daños irreversibles en el óxido, su efecto más significativo es un incremento del ruido de la señal de puerta, pero, por ejemplo, no elevan la IDDQ.

Tradicionalmente, el área de solapamiento en el drenador y en la fuente era mucho más pequeña que el área de óxido sobre el canal. Sin embargo, a medida que disminuye el tamaño del transistor en las nuevas tecnologías, este área de solapamiento es cada vez una fracción mayor del área de puerta total, por lo que el tanto por ciento de fallos entre puerta y drenador/fuente aumenta significativamente, en comparación con los producidos sobre el canal.

La detección de las rupturas leves en los óxidos ultra finos en la etapa de producción no parece viable en la actualidad, como tampoco está claro en qué medida comprometen la fiabilidad del dispositivo. El funcionamiento normal del transistor de óxido ultra fino no se ve afectado por las rupturas como en el caso de óxidos gruesos de tecnologías precedentes. Además, los experimentos llevados a cabo sobre estos nuevos óxidos [9, 26-28] indican que los escapes en el test y la consecuente fiabilidad, no se ven tan comprometidos ni son tan preocupantes como antaño. No obstante, el hecho de que los nuevos óxidos presenten diferentes propiedades, demanda mayor número de estudios a nivel circuito para valorar las implicaciones de los escapes en el test.



Por otro lado, los caminos de percolación se convierten en conexiones de alta impedancia entre las regiones de puerta y de substrato. Esto anula el diodo característico del fallo severo y las conexiones de baja impedancia entre puerta y difusión. Este hecho reemplaza el MOSFET parásito por transistores bipolares con el camino de percolación formando una conexión a base de alta resistencia.

2.2.2. Fallos de abierto

Los fallos de tipo abierto (opens) son rupturas o discontinuidades eléctricas en las líneas de interconexión de los circuitos integrados que aparecen, tanto en metales, como en polisilicio, como en regiones de difusión. Se considerará, en adelante, al fallo por abierto como una desconexión completa, y los abiertos débiles, o resistivos, se incluirán dentro de la categoría de fallos paramétricos.

En cuanto a comportamiento, este tipo de fallo presenta mayor complejidad que los de tipo puente, siendo sus variables más importantes las siguientes:

• Tamaño del defecto.

• Localización: o Abierto en la puerta de un único transistor. o Abierto de drenador o fuente. o Abierto a la entrada de una puerta lógica afectando a un par CMOS

complementario.

• Material (metal, polisilicio o difusión).

• Acoplamiento capacitivo entre el nudo abierto y los adyacentes.

En las tecnologías CMOS deep-submicron nos encontramos con anchuras en las líneas de metal de 130 nm, o incluso menos, y con relaciones altura-anchura de vías de más de 5:1. Estas dimensiones, unidas al grado de integración en chip actual, nos llevan a tener en un solo chip prácticamente mil millones de vías y varios kilómetros totales de líneas de metal, lo que eleva considerablemente la probabilidad de aparición de fallos de abierto. Este tipo de defecto es inevitable y, en ocasiones, casi indetectable.

2.2.2.1. Modelado de nudos flotantes

El efecto principal de un abierto en una línea de señal es que un nudo del circuito puede quedar en un estado flotante o de alta impedancia, de manera que dicho nudo no posee un camino de conducción a VDD o tierra de baja impedancia, y la tensión en el mismo dependerá de las propiedades y topología del circuito circundante. Dos serán las variables fundamentales de las que dependa el valor final de la tensión en un nudo flotante: el tamaño de la grieta, y la cantidad de carga presente en el mismo. La primera determinará si los electrones pueden atravesar el defecto por efecto túnel. En lo que se refiere a la segunda, la carga total en el nudo dependerá del acoplamiento capacitivo con las líneas y estructuras semiconductoras adyacentes, de las capacidades parásitas de los transistores conectados a dicho nudo flotante, y de la carga atrapada en la estructura flotante [29]. El problema completo suele ser una combinación compleja de estos factores.



Acoplamiento capacitivo alimentación-tierra: En algunos circuitos de tipo CMOS, afectados por fallos de abierto, aparecen divisores de tensión de tipo capacitivo. En el ejemplo de la Figura 2.13 se observa un abierto en una línea de metal sobre óxido (nudo flotante V).

Parte de la línea de metal flotante está sobre substrato (conectado a tierra), y parte de ella se encuentra sobre área de pozo (a VDD). La estructura metal-óxido-semiconductor es un condensador, de modo que los que se forman entre la línea y VDD y tierra tendrán un valor que dependerá de la longitud de metal que se encuentre sobre cada zona. El circuito equivalente será un divisor de tensión capacitivo entre VDD y tierra, en el que el valor de V dependerá del valor de dichos condensadores:

DD21

1DD αV

CCC

VV =⎟⎟⎠

⎞⎜⎜⎝

⎛+

= (2.7)

siendo α una constante de valor comprendido entre 0 y 1.

Este modelo se puede emplear, no sólo para abiertos en líneas de metal, sino también para abiertos de puerta en un transistor en los que se presenta un estado de alta impedancia con entorno capacitivo parásito que puede reducirse al modelo de la Figura 2.13(b).

(a) (b)

Figura 2. 13. (a) Abierto en una línea de metal y (b) modelo eléctrico: divisor de tensión capacitivo.

Efecto de líneas adyacentes: Cuando dos líneas de metal a diferentes niveles se cruzan, aparece una capacidad parásita que acopla ambos nudos. El valor de dicha capacidad dependerá del área de intersección, que en tecnologías actuales no puede ser mucha. Algo similar sucede con líneas de metal paralelas en el mismo nivel, salvo que, en este caso, la capacidad de acoplamiento será mayor.

En la Figura 2.14(a) se ven dos líneas de metal adyacentes al mismo nivel, y una tercera línea superior que cruza a ambas. Una de las líneas inferiores presenta un fallo de tipo abierto. El circuito eléctrico equivalente para el nudo flotante se ve en la Figura 2.14(b). Si despreciamos la influencia del acoplamiento con la línea de metal-2 que, como se ha dicho, es mucho menor que la del acoplamiento con la línea adyacente de metal-1, la tensión en el nudo flotante (VF) dependerá de la tensión en la línea de metal-1 (Vm).



(a) (b)

Figura 2. 14. (a) Una línea de metal-2 cruzando dos líneas de metal-1, y (b) modelo eléctrico.

En un circuito digital, en el que la tensión Vm tiene sólo dos valores lógicos, la resolución del circuito de la Figura 2.14(b) es sencilla, de modo que:

⎟⎟⎠

⎞⎜⎜⎝

⎛++

+=⇒≡

m21

m1DDFm CCC

CCVV "1" V para

⎟⎟⎠

⎞⎜⎜⎝

⎛++

=⇒≡m21

1DDFm CCC

CVV "0" V para

Generalizando, para “n” nudos con tensión Vi acoplados a una línea de metal flotante, la tensión en dicho nudo será:

∑=

+=n

1iiiDDF VααVV (2.8)

donde α y αi son constantes de valor entre 0 y 1.

Influencia de la carga de MOSFETs y modelado de puerta flotante La puerta flotante de un transistor defectuoso tiene una tensión, VFG, que dependerá de las capacidades extrínsecas acopladas a puerta, de las cargas inducidas en la misma por la parte intrínseca del transistor, y de la carga acumulada en el óxido de puerta. El efecto intrínseco del transistor, objeto principal de este epígrafe, se modela en términos de carga inducida en la puerta que, a su vez, se evalúa en función de la tensión en los terminales de dicho transistor.

La tensión inducida en la puerta flotante dependerá de varios factores:

1. La localización del abierto, que afecta al valor de dos capacidades:

• La capacidad Cpb entre polisilicio y substrato (o bulk) o entre polisilicio y pozo en transistores pMOS, que dependerá de la longitud de polisilicio entre la puerta y el abierto, así como de la capacidad de solapamiento puerta-substrato (Cgbo). Un terminal de estas capacidades estará conectado a la tensión de substrato en los transistores nMOS, o a pozo n en los pMOS.



• La capacidad Cmp entre metal y polisilicio, que depende de las áreas de solapamiento metal-polisilicio (flotantes), para la que supondremos una señal en el metal controlable VM.

2. El valor de las capacidades de solapamiento de drenador y fuente, Cgdo y Cgso, respectivamente. La primera tendrá un terminal conectado a la tensión de drenador VD, y la segunda, por tanto, a la tensión de fuente VS.

3. La región de operación y la estructura del transistor.

Figura 2. 15. Transistor con puerta flotante y capacidades acopladas.

Teniendo en cuenta que la carga inducida se modela dependiendo de la región de operación del transistor, la neutralidad de carga total en el mismo [30] da como resultado:

0QQQQ oxBIFG =+++ (2.10)

donde QI es la carga de inversión de canal, QB es la carga de deplexión del substrato, y Qox es la carga efectiva en la interfaz del óxido.

Sustituyendo (2.9) en (2.10), y relacionando las cargas en las capacidades con la tensión que soportan, se puede estimar una expresión para la tensión de puerta flotante inducida:

mppbgsogdo

oxIBmpMpbBgsoSgdoDFG CCCC

QQQCVCVCVCVV

+++

−−−+++= (2.11)

De la ecuación (2.11) y de [31], podemos concluir que la tensión de puerta flotante puede expresarse, de forma general, en función de las tensiones de los terminales acoplados a puerta en la forma:

∑+=n

nnG

FGFG Vα

CQ

V (2.12)

donde QFG es la carga acumulada en la puerta, CG la suma de las capacidades a ella acopladas, o su capacidad equivalente, Vn son las tensiones en los nudos acoplados a la puerta, y αn son constantes de valor comprendido entre 0 y 1.

Los resultados experimentales de [31-32] demuestran que el dispositivo puede conducir con una corriente de drenador significativa a pesar de tener la puerta flotante. No obstante, en determinadas circunstancias, será necesario considerar, además, el



efecto de acoplamiento de líneas adyacentes, así como de alimentación y tierra, para modelar con precisión el abierto de puerta flotante. La decisión dependerá de un estudio detallado del layout del circuito y de la localización del abierto, que permita evaluar la influencia por acoplamiento de otras líneas [29].

Efectos tipo túnel: Tanto en contactos o vías, como en líneas de metal, es posible encontrar grietas relativamente estrechas, como la de la Figura 2.16, cuyo comportamiento eléctrico es de análisis complejo.

Figura 2. 16. Fotografía de un abierto en metal con efecto túnel.

Cuando una tensión aplicada crea un campo eléctrico y la grieta es lo suficientemente estrecha, entonces aparece el efecto túnel del electrón [33]. La barrera debe ser inferior a los 100 Å, aproximadamente, para que sea probable la aparición de este efecto de manera significativa.

En este fenómeno cuántico, una pequeña partícula puede atravesar una barrera de potencial finito, a pesar de no tener la energía necesaria para rebasarla, como consecuencia de la dualidad onda-corpúsculo. Existen diferentes mecanismos para este fenómeno, entre los cuales se encuentra el denominado Fowler-Nordhein, que está dominado por el campo eléctrico. En este caso, la densidad de corriente Jtunel asociada se puede describir cuantitativamente por la ecuación:

εεβ

2tunel eαJ

−⋅⋅= (2.13)

donde Jtunel es la densidad de corriente en A/m2, ε es el campo eléctrico, y α y β son constantes dependientes de las propiedades físicas de las estructuras a través de las cuales tiene lugar el efecto túnel. En una grieta de un metal el campo eléctrico depende del tamaño de la misma, de la tensión aplicada, y de la morfología.

A medida que disminuye la anchura de la grieta, aumenta la importancia del efecto túnel. La relación directa entre la corriente por efecto túnel y el campo eléctrico es realmente más compleja que la descrita en la ecuación (2.13). Es también un hecho destacable que el rendimiento del fenómeno aumenta si el metal se calienta, puesto que, al dilatarse, se cierra la grieta. Un circuito mostrará, por tanto, un funcionamiento más rápido a mayor temperatura cuando hay grietas en el metal; algo que un circuito libre de fallo nunca haría. Asimismo, es posible que un circuito afectado por este fallo funcione



a baja frecuencia y falle a alta, dependiendo del tamaño del abierto. Por tanto, la detección del mismo dependerá fuertemente de la aplicación de técnicas de test dinámico.

Otros efectos: Pueden presentarse otros componentes adicionales que aporten carga. Estos proceden de la carga inducida durante los procesos de fabricación. Aunque esta carga puede eliminarse, u ocultarse, durante etapas posteriores de recocido, los defectos en el óxido creados por este proceso pueden manifestarse con posterioridad, debido a la inyección de portadores calientes durante el funcionamiento del circuito [34]. La dificultad de cuantificar la contribución de estos efectos en la carga total acumulada en el nudo flotante (fundamentalmente en puertas de transistor flotantes), complica aún más la obtención de un modelo exacto para fallos tipo “open”, o abiertos, en circuitos integrados.

2.2.2.2. Clases de abiertos en circuitos lógicos

Tradicionalmente se clasifica el comportamiento de los fallos de abierto en circuitos lógicos CMOS en seis categorías:

• Transistor ON

• Par de transistores ON

• Par de transistores ON/OFF

• Retraso

• Memoria (transistor OFF)

• Secuencial

Las cinco primeras categorías aparecen en circuitos lógicos combinacionales y, bajo determinadas circunstancias, en alguno de tipo secuencial.

Transistor ON es la denominación que recibe la clase de defecto causada por un abierto en la puerta de un único transistor, y para determinar la tensión de puerta flotante el modelo eléctrico habrá de tener en cuenta, no sólo los acoplamientos capacitivos con los otros terminales del transistor, sino también los componentes adicionales de carga inducidos en el proceso de fabricación.

En ocasiones, un abierto en una línea de interconexión a la entrada de una puerta lógica puede afectar a dos transistores (uno pMOS y su complementario nMOS). Este nudo flotante se encuentra en un estado de alta impedancia que muestra un acoplamiento capacitivo entre VDD y tierra. Dependiendo de la tensión estacionaria que alcance el nudo, tendremos tres posibles regiones de funcionamiento: una zona intermedia cuyos límites dependen de los valores de tensión umbral de ambos transistores, y en la que ambos están ON, y dos zonas extremas en las que un transistor está ON y el otro OFF.

El defecto de retraso debido a un fallo de circuito abierto está vinculado al efecto túnel de grietas estrechas en líneas de metal, visto anteriormente. En cuanto al fallo por abierto con memoria, se trata de un fallo difícil de detectar, puesto que, a pesar de que una puerta lógica tenga un transistor incapaz de conducir por un abierto en drenador o



fuente, puede no presentar error a la salida. En la práctica, este defecto se manifiesta tras una secuencia accidental de vectores de test de tensión, o por análisis IDDQ.

Tradicionalmente, aquellos fallos que dan lugar a que un transistor no conduzca de manera permanente, como abiertos abruptos en drenador o fuente, se llaman fallos “stuck-open”. En este mismo sentido, se denomina fallo “stuck-on” a aquel que mantiene al transistor en permanente conducción. En el caso del “stuck-open”, la presencia de este fallo fuerza a circuitos combinacionales CMOS a mostrar un comportamiento secuencial [35].

En cuanto a los fallos de abierto en circuitos secuenciales, en general, dan lugar a respuestas similares a las anteriormente descritas, siendo el síntoma de su presencia el propio de un test funcional basado en tensión, o el de un test IDDQ, o ambos simultáneamente. Estos fallos afectarán a la configuración y a los tiempos de retención de este tipo de circuitos.

2.2.3. Fallos paramétricos

Los fallos paramétricos constituyen la tercera y más compleja de las clases de fallos que pueden aparecer en los circuitos integrados. Poseen características difíciles de identificar, y pueden permitir a un circuito CMOS funcionar únicamente bajo determinadas condiciones, pero no para todas. Es más, una parte del circuito puede cumplir especificaciones para ciertos valores de tensión de alimentación, pero no para el rango completo de VDD para el cual fue diseñado. Es probable, incluso, que estos fallos proporcionen al circuito ciertas propiedades térmicas inusuales, como que sea capaz de pasar un test de alta velocidad a elevadas temperaturas, pero que falle en frío. Curiosamente, pueden mostrar distintas propiedades en cuanto a fallo/no fallo en función del área geográfica de la Tierra en la que se encuentre el circuito, puesto que puede verse afectado por variables como la latitud, la altura o la presencia de radiación cósmica.

Este tipo de fallos se puede definir como variaciones en uno o varios parámetros del circuito, de tal modo que, una distribución específica de los mismos en un circuito hace que éste no cumpla las especificaciones. Estas variaciones paramétricas siempre han estado presentes en los circuitos integrados, pero su importancia ha aumentado con el desarrollo de las nuevas tecnologías.

Existen dos tipos de fallos paramétricos: por un lado, aquellos causados por cambios en parámetros sin defectos o intrínsecos; y, por otro lado, tendremos una segunda forma de fallo que afecta a la funcionalidad, a través de defectos dependientes de las condiciones del entorno, o extrínsecos. Los fallos intrínsecos pueden deberse a factores físicos que provengan de variaciones en los parámetros eléctricos y físicos de los transistores e interconexiones, y pueden aparecer por causa de una desafortunada distribución estadística de los mismos. También pueden deberse a factores ambientales: como variaciones en la tensión de alimentación y/o en la temperatura, al “crosstalk” o a la influencia del ruido de conmutación.

Los parámetros de cada transistor y de su interconexión individual varían de forma considerable dentro del propio dado (die), de un dado a otro, de una oblea a otra, y de lote a lote, lo cual hace bastante difícil la predicción exacta de las propiedades



(resistencia, capacidad e inductancia) de los mismos [36-40, 28]. Estas variaciones tienen como origen ciertos efectos ópticos de los procesos litográficos, que dan lugar a imágenes en la oblea que pueden diferir de las dibujadas en el layout [41]. Otra fuente de variabilidad en los sistemas de interconexión metálicos es el proceso de pulido mecánico-químico (CMP), que destaca como técnica principal para alisar dieléctricos entre capas (IDL) [42]. Se observa que la topografía post-CMP muestra importantes variaciones respecto a la original, lo que da lugar a regiones dentro del chip con distintos espesores en las capas de dieléctrico. Un método para reducir este efecto consiste en llenar grandes áreas libres de metal con metal “dummy”, si bien esta estructura adicional cambia la capacidad parásita asociada al sistema de interconexión, lo que puede complicar la extracción RLC e influir en la sincronización y el ruido.

Mecanismo de Fallo Efecto Físico

Intrínseco Proceso de fabricación Variación de parámetro

Variación de Vt Variación IDL Variación Ω de interconexión, anchura del metal, espaciado, espesor, granularidad Variación de Leff Variación de Weff Variación de la relación le longitud nMOS-a-pMOS Resistencia de difusión

Extrínseco o intrínseco

Metal: Defecto vía-interconexión Electromigración Hueco por tensión Óxido: Defecto o desgaste Portadores calientes

Metal resistivo Corto en óxido de puerta Inyección de portadores calientes

Tabla 2. 3. Mecanismos de fallo paramétrico y efectos físicos.

La Tabla 2.3 muestra varios mecanismos de fallo paramétrico intrínseco y extrínseco, así como los efectos físicos derivados, que pueden alterar significativamente la velocidad del circuito.

Habitualmente, los fallos paramétricos son indetectables para los métodos de test tradicionales: como el IDDQ, el “stuck-at”, el retraso, o algunos test funcionales. Dado que, principalmente, los defectos de tipo paramétrico causan fallos relacionados con la velocidad, se precisan equipos de test costosos para su detección y caracterización. Por ejemplo, una frecuencia máxima de funcionamiento (Fmax) anómala, o unos tiempos de propagación poco usuales, pueden indicar la presencia de uno de estos fallos.

Las variaciones en los parámetros inducidas por el proceso de fabricación de circuitos integrados en el pasado, originaban, fundamentalmente, desviaciones entre dados (die-to-die); de modo que un análisis del peor caso posible era suficiente para predecir su impacto [43]. Sin embargo, en tecnologías nanométricas y “deep-submicron”, los circuitos integrados son lo suficientemente grandes como para que las desviaciones dentro del propio dado cobren similar importancia que las anteriores desviaciones entre dados. Estas variaciones tienen dos componentes: una sistemática y otra aleatoria. Como una parte substancial de las desviaciones originadas dentro del



dado dependen del layout, se consideran, por tanto, deterministas. No obstante, estas desviaciones pueden no ser tratadas de modo determinista en muchos entornos por varias razones:

• Los modelos que describen la dependencia de un determinado parámetro con respecto al diseño pueden no existir, ser inexactos o demasiado costosos de evaluar.

• En las primeras etapas de diseño los circuitos se describen a altos niveles de abstracción, de manera que cualquier interacción con las implementaciones físicas es únicamente estimada.

• Un diseño reutilizable no puede predeterminar el entorno físico de diseño en el cual va a funcionar.

En estos casos, el parámetro habrá de ser tratado como si fuera aleatorio. Esta característica convierte a las variaciones intrínsecas de parámetros en no-sistemáticas para circuitos fabricados en el mismo lote, o incluso de la misma oblea [44, 28]. Esta circunstancia conlleva imprecisiones que afectan a la calidad del circuito, dando lugar a comportamientos erróneos bajo ciertos estados o condiciones ambientales. La tecnología de diseño actual no es capaz de caracterizar la totalidad de las combinaciones de parámetros complejas, de modo que las estrategias a seguir, normalmente, caracterizan sólo los parámetros de esquina o limitantes (corner parameters).

Otra fuente de incertidumbre procede de los reducidos tiempos de subida y bajada de la señal, del orden de picosegundos, que se emplean en las tecnologías nanométricas. Esto puede dar origen a mecanismos específicos de ruido como el “crosstalk” o el ruido de conmutación, que causan errores de sincronización con trastornos de tipo Booleano que, a su vez, pueden no ser sistemáticos para circuitos fabricados a partir del mismo diseño.

De todo lo anterior, podemos concluir que la evaluación y caracterización de los fallos paramétricos resulta tan compleja como su propia detección, lo que implica un coste en términos económicos y de tiempo considerable. Por añadidura, la tendencia tecnológica actual, tanto en cuestión de escala como en procesos de fabricación empleados, no hace sino acrecentar el impacto y, por tanto, la importancia de este tipo de fallos, que hacen que un circuito integrado o, incluso, un sistema completo, no funcione de acuerdo a las especificaciones fijadas en el diseño durante toda o parte de su vida útil, o dependiendo de las condiciones ambientales a las que esté sometido. Podemos decir, por tanto, que los fallos paramétricos resultan, en la actualidad, un verdadero reto para diseñadores e ingenieros de test.

2.2.3.1. Fallos paramétricos intrínsecos

Dos son los factores que pueden causar una variación paramétrica intrínseca: ambientales y físicos [40]. Los factores ambientales incluyen desviaciones en los niveles de tensión de alimentación, conmutaciones, y variaciones de temperatura en el circuito. Los factores físicos proceden de debilidades inherentes, entendidas como limitaciones o imperfecciones en el proceso de fabricación del circuito, que producen cambios estructurales en transistores e interconexiones.



2.2.3.1.1. Variación de los parámetros del transistor

Consideraremos que son cinco los parámetros principales que determinan las propiedades del transistor [37, 40]: longitud y anchura de canal, relación de longitud nMOS-a-pMOS, espesor efectivo del óxido de puerta, y dopado. Estos parámetros influyen en dos de los más importantes parámetros relacionados con la velocidad del circuito, que son la corriente de saturación de drenador (IDsat), y la tensión umbral (Vt), que, a su vez, se relacionan entre sí. Otro parámetro eléctrico afectado es la corriente de apagado, “off-state”, (Ioff), que aumenta significativamente los niveles de disipación estática de potencia en las modernas tecnologías.

Variación de longitud de canal: Este parámetro tiene una influencia de primer orden en el retraso de la respuesta del transistor y, por tanto, en el funcionamiento del circuito. A medida que disminuye Leff, la corriente de drenador aumenta (denominador de la expresión de la corriente del modelo MOSFET), y los condensadores asociados pueden cargarse y descargarse más rápidamente. Estas variaciones de longitud de canal también afectan directamente a la tensión umbral, de modo que ésta se reduce cuando Leff también disminuye. El origen de estas desviaciones en la longitud de canal se encuentra en una combinación de efectos durante la fabricación, como son: fotolitografía, grabado de puerta, implante iónico, formación de separadores (spacers) y procesado térmico. Las limitaciones actuales en la fotolitografía térmica hacen que la variabilidad empeore a medida que la tecnología llega hasta los 90 nm y por debajo de éstos. En [37] se explica que la variación de Leff afecta en mayor medida al funcionamiento del circuito integrado que otros parámetros de proceso.

Figura 2. 17. Corrientes de saturación para dos grupos de nMOS con dos longitudes de canal.

En [45] se muestran datos sobre la variación de Leff y su impacto en la corriente de drenador de saturación IDsat, que es el parámetro que define la velocidad del transistor, puesto que refleja la capacidad del mismo para conducir una capacidad de carga durante las transiciones lógicas. En la Figura 2.17 podemos ver este efecto, donde las corrientes de saturación se han medido para dos grupos de transistores nMOS con dos longitudes de canal distintas. La dispersión en los valores de IDsat que se aprecia, indica la variabilidad en la velocidad de un dispositivo a otro a pesar de haber sido diseñados con la misma longitud de canal.



Idealmente, los transistores que no conducen deben dejar pasar una corriente despreciable, pero, una característica de las tecnologías submicrónicas, consiste en que aumenta la corriente de apagado por causa de que las tensiones umbral que se requieren son reducidas para mantener las prestaciones del circuito, al disminuir la tensión de alimentación. En este sentido, la longitud de canal del transistor influye de forma importante en estas corrientes de apagado (Ioff), así como en la modulación de las tensiones umbral. En este caso, la dispersión en los valores de longitud efectiva de canal del transistor da lugar a variaciones en la corriente de fuga de, aproximadamente, un orden de magnitud, entre la longitud objetivo o nominal (Lnom), y la del caso más desfavorable o worst-case (Lwc).

Variación de anchura de canal: El impacto de este parámetro es de segundo orden, pero, aún así, es importante para dispositivos de anchura mínima debido a los efectos de canal estrecho. El principal de estos efectos consiste en una variación de la tensión umbral efectiva del transistor a lo largo de su anchura, desde el valor nominal en el centro, al alterado en los extremos. Esta desviación del valor de la tensión umbral puede ser positiva o negativa en función de la técnica empleada para aislar el dispositivo. El efecto de canal estrecho aparece, normalmente, para anchuras inferiores a las 0,4 µm, lo que implica que la influencia del mismo no será despreciable para una tecnología de 180 nm con relaciones de tamaño de transistor por debajo de dos, y mucho menos para tecnologías de 130 nm, 90 nm, e inferiores a éstas, donde será mucho más habitual encontrar transistores con anchuras de canal inferiores a esos 0,4 µm.

Variación en la relación de longitud nMOS-a-pMOS: La relación de aspecto anchura-longitud de canal entre transistores nMOS y pMOS determina los márgenes de ruido y el punto de conmutación de las puertas lógicas. La variación de longitud de canal atribuida a ambos tipos de dispositivos puede proceder de la dosis y energía de implante, y de las tolerancias de difusión asociados a los diferentes tipos de MOSFET. En [37] se indica que la tolerancia ronda el 10% de la longitud medida y que las relaciones de IDsat varían en un ±10% entre transistores nMOS y pMOS. Este hecho afecta a las curvas de transferencia individuales de tensión de puerta; más concretamente, a la velocidad de carga y descarga (pull-up y pull-down), y a los márgenes de ruido.

Variación en el espesor efectivo del óxido de puerta: Este parámetro, al igual que la longitud efectiva de canal, se considera que tiene un impacto de primer orden en el funcionamiento del dispositivo, puesto que afecta directamente a la transconductacia, tensión umbral, y corriente del mismo. La variación física de este parámetro se relaciona con la tolerancia del proceso de crecimiento térmico.

Para analizar el espesor del óxido es preciso distinguir entre el espesor equivalente de aislante físico y eléctrico [37]. El equivalente eléctrico toma en consideración la deplexión de la puerta de polisilicio, dado que su profundidad no resulta despreciable frente al espesor físico del óxido. En los procesos de fabricación modernos esta variación se mantiene por debajo del 0,5% del espesor efectivo del óxido, si bien, para óxidos ultra finos (≤ 25 Å) las moléculas de dióxido de silicio muestran monocapas superficiales de, aproximadamente, 3,5 Å de espesor. La ausencia o presencia de una porción de monocapa puede dar lugar a que tox varíe ligeramente entre un 15% y un 20%, localmente, en ciertas regiones del óxido [46], como se puede ver en la Figura 2.18.



Figura 2. 18. Foto de un óxido de 27 Å mostrando la variabilidad del espesor.

Fluctuaciones aleatorias de dopado: Las desviaciones en el dopado pueden ser muy distintas, incluso para dispositivos del mismo dado, y se deben a variaciones en la dosis, ángulo, y/o energía de implante. Estas fluctuaciones cambian la profundidad de la unión y los perfiles de dopado, lo que, a su vez, influye en la longitud efectiva de canal y en la tensión umbral. Por ejemplo, las tecnologías de implante de dopado de halo en ángulo, empleadas para reducir los efectos de canal corto, aumentan la variabilidad de los parámetros, al resultar crítico el ángulo de implante. Otra fuente de desviación que afecta a la tensión umbral se relaciona con la distribución de átomos de dopado. La variación en la densidad de dopado bajo la puerta hace que la tensión umbral local se desiguale. Además, los efectos de canal corto se controlan haciendo que la densidad de dopado del substrato sea mayor en las regiones cercanas al drenador, lo que disminuye la anchura de la deplexión de la unión pn. Cuando en esta zona aparecen variaciones, la barrera reguladora inducida en el drenador (drain-induced barrier lowering, DIBL) reduce la Vt del transistor.

Impacto de la variación de parámetros del transistor en la tensión umbral: Las variaciones en los parámetros citados anteriormente originan fluctuaciones en la corriente de saturación del drenador y/o en la tensión umbral, para dispositivos de un mismo circuito. Se puede decir que la longitud efectiva de canal y la tensión umbral Vt son los parámetros principales que determinan la corriente conducida y, por tanto, la velocidad del circuito, si bien no son independientes entre sí. Esto se debe a que el conjunto de los parámetros descritos se relacionan entre sí en las tecnologías deep-submicron, de modo que el valor de Vt se ve influido por varios factores, entre los que destacan la longitud y anchura efectiva de canal.

La Figura 2.19 muestra la variación 3σ de la tensión umbral de un transistor para tres tecnologías distintas. Estas variaciones oscilan entre los 12 mV para la de 360 nm, y los más de 29 mV para la de 180 nm [47].



Figura 2. 19. Variación 3σ de Vt para tres tecnologías distintas.

En la Figura 2.20 podemos ver el porcentaje de variación de Vt dentro del dado para tres tecnologías, siendo más evidente para la de 130 nm. Y esto sucede mientras el valor absoluto de Vt se reduce de los 0,45-0,4 V para las tecnologías de 0,23 µm y 180 nm, respectivamente, a unos 0,3 V para la de 130nm.

Figura 2. 20. Variación porcentual de Vt para tres tecnologías distintas dentro del dado.

2.2.3.1.2. Variación de parámetros en las líneas de interconexión

La variación en los parámetros del transistor ha sido la influencia estadística dominante sobre la velocidad para anteriores tecnologías. Sin embargo, las tecnologías actuales se caracterizan por reducidos tamaños de interconexiones y un incremento considerable de la densidad de integración, lo que aumenta la resistencia de las líneas de metal y las capacidades de acoplamiento. Estos efectos no hacen sino reforzar la importancia de la distribución estadística del metal, hasta prácticamente equipararla con la de los transistores [48]. Además, el aumento de la velocidad del reloj y de la longitud de las líneas de interconexión globales (distribución de señal de reloj y buses), convierte a los efectos inductivos en fenómenos a tener en cuenta, no sólo para VDD y GND, sino también para líneas de señal.

El acoplamiento entre líneas es una fuente de ruido que origina “crosstalk” y/o ruido de conmutación. Estos mecanismos que afectan a las tecnologías deep-submicron se relacionan, asimismo, con la variación intrínseca de los parámetros fundamentales de



las interconexiones (como resistencias, capacidades e inductancias parásitas), así como a nivel dispositivo, y dan lugar a que circuitos bien diseñados puedan llegar a fallar.

Los niveles más bajos de capas de metal en los circuitos integrados se emplean para conexionado local y distribución de potencia para celdas lógicas que precisan alta densidad, con el fin de minimizar área y alcanzar alta frecuencia de reloj. Los niveles superiores se utilizan, habitualmente, para líneas globales de alimentación (VDD y GND), de reloj, y de control. Las líneas de metal inferiores y vías se encuentran muy próximas entre sí, puesto que tienen una anchura mínima. Los contactos y vías tienen un diámetro del orden de la anchura de metal y, dado que el espaciado vertical de dieléctrico a nivel inter-metal disminuye su escala más lentamente, las relaciones de tamaño en contactos y vías tienden a aumentar. En los circuitos integrados actuales encontramos cientos o miles de millones de estas estructuras, por lo que no es posible asegurar la ausencia de defectos en éstas. Por ello, estas estructuras se convierten en un difícil reto a nivel fabricación, test y análisis de fallos.

El acoplamiento capacitivo lateral de señal depende del espaciado establecido en el diseño, de la longitud y altura del metal, del material dieléctrico, y de la variación estadística. Las líneas de potencia y GND suelen ser largas y anchas, en comparación con otras líneas de metal del layout. Las corrientes inducidas en estas líneas pueden aumentar repentinamente la tensión de GND y disminuir la de VDD por efecto de cambios Ldi/dt. Las líneas de potencia poseen mayor superficie horizontal, de modo que las mayores capacidades serán la inferior y la superior. Normalmente, la presencia de altas capacidades en líneas de VDD y GND ayuda a aislar a las mismas frente a transitorios de tensión.

Por último, los tiempos de subida y bajada de las señales de reloj, que marcan la velocidad máxima de funcionamiento de los circuitos, se han visto reducidos en las tecnologías modernas (hasta, aproximadamente, 10-30 ps), lo que contribuye a agravar estos efectos inductivos y capacitivos, aumentando el ruido y los errores de transitorio. Estos fenómenos pueden inducir retrasos y adelantos, así como incrementos repentinos de corriente inducida originados por la conmutación simultánea de grandes buffers de salida (ruido ∆I).

2.2.3.1.3. Efecto de la temperatura

La temperatura afecta, tanto a las propiedades de los dispositivos, como a las interconexiones entre transistores, aunque los primeros muestran una mayor sensibilidad al cambio de este parámetro. La movilidad de portadores y la tensión umbral son los dos parámetros eléctricos del transistor que más se ven afectados por la temperatura, y su dependencia tiene efectos compensados. La movilidad disminuye cuando aumenta la temperatura, debido a que los portadores experimentan más colisiones con el entramado de cristales de silicio, cuya energía de vibración térmica se hace mayor con la temperatura. La movilidad efectiva en la capa de inversión puede expresarse como:

m

0TT)0µ(Tµ(T)

−

⎟⎟⎠

⎞⎜⎜⎝

⎛= (2.14)



donde T0 es la temperatura ambiente (T0 = 300º K), y m es el exponente de temperatura por movilidad, que depende del dopado del canal y toma, normalmente, valores entre 1,5 y 2.

La dependencia respecto a temperatura de la tensión umbral es de la forma:

)Tα(T)(TV(T)V 00tt −−= (2.15)

donde α es una constante dependiente de la tecnología y posee un valor habitual de -0,8 mV/ºK [45].

La variabilidad de la tensión umbral con respecto a la temperatura afecta, principalmente, a la corriente de apagado, puesto que Ioff tiene una dependencia exponencial frente a Vt. La variación de la movilidad con la temperatura, en cambio, influye en la corriente de saturación de drenador del transistor.

(a) (b)

Figura 2. 21. Corriente de drenador vs tension de puerta para un nMOS a distintas temperaturas en (a) escala logarítmica, y (b) escala lineal.

La Figura 2.21 muestra la corriente de drenador simulada de un transistor nMOS en tecnología 0,18 µm (escalas lineal y logarítmica), para mostrar la variación de las corrientes de apagado y de saturación, respectivamente. En la Figura 2.21(a) podemos observar que la reducción de Ioff es de unos tres órdenes de magnitud cuando la temperatura desciende de 120º C a 0ºC. La Figura 2.21(b) muestra que la corriente de drenador aumenta cuando disminuye la temperatura, si bien esta variación no es tan grande como en el caso de Ioff. Esta figura también muestra un interesante punto de intersección de las líneas cuando se modifica la temperatura, en el cual la corriente de drenador resulta independiente de la misma. Esta intersección, de invariabilidad con la temperatura, es el resultado de la compensación de los efectos de movilidad y de tensión umbral.

También es de resaltar el hecho de que la resistencia de las interconexiones aumenta con la temperatura, de modo que acrecienta el retraso del circuito. En [49] se explica que, para los procesos de fabricación modernos, el cobre tiene un coeficiente térmico de resistividad entre un 3,6 y un 3,8%/10ºC.



2.2.3.1.4. Impacto en el funcionamiento del circuito integrado

Hasta ahora hemos visto cómo las variaciones de parámetros afectan a los dispositivos CMOS y a las líneas de interconexión. En este epígrafe vamos a analizar cuáles son los fenómenos inducidos sobre el comportamiento global de un circuito integrado por parte de esas variaciones paramétricas intrínsecas de los componentes del circuito. En este sentido, recordamos que la mayor parte de los fallos paramétricos se relacionan con la velocidad, por lo que destacaremos dos fenómenos principales derivados de la presencia de fallos paramétricos intrínsecos: el ruido (que causa errores de memoria, y variaciones en la velocidad de operación del circuito), y el retraso.

En lo que se refiere al primero de estos fenómenos, el ruido capacitivo, resistivo e inductivo ha estado siempre presente en tecnologías de fabricación anteriores, pero se consideraban como problemas de diseño debido a su comportamiento sistemático y a su impacto bajo y bien caracterizado. Sin embargo, a medida que las dimensiones mínimas de las sucesivas tecnologías van disminuyendo, aparecen más fuentes de ruido, de modo que, al incrementarse la variabilidad de los parámetros de proceso, aumentan también las fluctuaciones en los parámetros de diseño previstos inicialmente. Por tanto, el ruido es ahora más impredecible y da lugar a más fallos potenciales no sistemáticos del circuito.

Para evaluar el impacto de las variaciones de los parámetros de dispositivos e interconexiones sobre los mecanismos de ruido y de retraso, es necesario conocer los modelos eléctricos y los parámetros que caracterizan estos elementos. El comportamiento del MOSFET y su modelo es bien conocido, de manera que, a continuación, me centraré en introducir, brevemente, los modelos eléctricos que describen las interconexiones y sus mecanismos de acoplamiento.

(a) (b)

Figura 2. 22. (a) Modelo RC distribuido para una línea de interconexión. (b) Modelo equivalente de carga teniendo en cuenta la resistencia de la línea.

Dentro del modelo de una línea de metal, el primer efecto en cobrar importancia es la capacidad parásita de la línea, que se encuentra aislada del substrato por una capa de óxido, por lo que esta capacidad tendrá un terminal conectado a tierra. Cuando la interconexión es larga, entonces su resistencia efectiva alcanza un valor considerable que debe tenerse en cuenta. Para frecuencias hasta varios cientos de megahertzios, dicha interconexión se modela correctamente a través de una línea RC distribuida en la que se divide la citada línea en varias secciones RC encadenadas, como se muestra en la Figura 2.22(a) [36]. Un buen modelo de carga a nivel circuito para evaluar el retraso de la señal, consta únicamente de dos condensadores y una resistencia (Figura 2.22(b)) y recibe el nombre de modelo en π [50].



En un circuito integrado los niveles de metal superiores se emplean para conexionado global, que conducen señales entre bloques alejados físicamente, siendo, principalmente, buses de datos, señales de control, y redes de distribución de señales de reloj. A pesar de que estas conexiones globales constituyen una pequeña parte del cableado total, suelen ser parte de caminos críticos que limitan la velocidad máxima del sistema. En este caso, la línea de metal es más larga y los tiempos de subida y bajada de la señal bastante cortos; por lo que el anterior modelo RC ya no resulta adecuado. Un modelo directo de línea única toma en cuenta el efecto inductivo de la misma mediante la inclusión de una inductancia en serie con cada segmento RC, dando lugar a un modelo RLC (Figura 2.23). Estos efectos inductivos, no obstante, resultan complejos, puesto que, no sólo es importante la componente inductiva de la línea, sino también el acoplamiento inductivo de otras líneas [51-53]. Un reto adicional de estos modelos se refiere a la extracción de parámetros, como por ejemplo, la determinación de los valores de R, L y C, ya que en un circuito complejo, estos componentes están distribuidos y dependen de las estructuras adyacentes a la línea.

Figura 2. 23. Modelo RLC distribuido para línea única.

Ruido: El brusco escalado de la tensión de alimentación en las actuales tecnologías nanométricas, reduce de forma importante los márgenes de ruido del circuito. Hay que tener en cuenta que las actuales tensiones de alimentación eran los antiguos márgenes de ruido para anteriores tecnologías. Además, las tensiones umbral también decrecen, del mismo modo que VDD, para mantener las prestaciones del circuito, lo que contribuye aún más a reducir dichos márgenes de ruido. Las fuentes de ruido son múltiples, debido al constante incremento de la velocidad de funcionamiento de los circuitos integrados, los tiempos de subida y bajada cada vez menores, corrientes de fuga, efectos de “crosstalk” capacitivos e inductivos, y ruido de alimentación.

El ruido puede inducir perturbaciones transitorias de tensión en nudos que se encuentran en estados lógicos estables. Si este ruido se propaga por el circuito y llega a elementos de memoria, pueden producirse errores lógicos permanentes. En otros casos, el ruido actúa sobre nudos en transición, afectando al retraso del circuito y, por lo tanto, a la velocidad de funcionamiento. El primero de estos tipos de ruido se conoce como ruido estático, y el segundo como ruido sobre el retraso [54].

El acoplamiento de la señal y la conmutación son dos de las más importantes fuentes de ruido. El primero es una forma de “crosstalk” que afecta al retraso de la señal y a su amplitud, mientras que el segundo aparece en las líneas de alimentación (VDD y GND), y procede de la presencia de elementos parásitos resistivos e inductivos en los árboles de distribución alimentación/tierra.

“Crosstalk” o ruido de acoplamiento: Es el fenómeno de acoplamiento de señal entre líneas de interconexión próximas más común. Produce un pico de ruido en una línea estática, llamada víctima, cuando una línea adyacente, llamada agresora, tiene una



transición. En [55] se analiza este tipo de ruido debido al acoplamiento capacitivo. Su amplitud y duración van a depender de varios factores, entre los que cabe destacar la fuerza relativa de ambas líneas, el acoplamiento capacitivo, las pérdidas resistivas, y el ancho de banda del circuito [56].

Figura 2. 24. Acoplamiento inductivo por la aparición de un campo electromagnético.

En las tecnologías modernas el ruido de “crosstalk” resulta bastante complejo de evaluar, puesto que la longitud de las líneas de metal, así como la frecuencia de reloj, requieren para su análisis modelos de líneas de transmisión que incluyan componentes inductivos. Modelar el acoplamiento capacitivo resulta relativamente sencillo, ya que aparece sólo entre líneas de metal físicamente cercanas. Sin embargo, el acoplamiento inductivo se origina cuando aparece un campo electromagnético alrededor de una línea agresora que sufre una corriente transitoria, lo que induce una corriente en las líneas bajo la influencia de dicho campo (víctimas), como se muestra en la Figura 2.24.

Estas corrientes se denominan corrientes de retorno, puesto que cierran un circuito. La víctima posee una componente resistiva con respecto a tierra lo suficientemente grande como para dar lugar a una caída de tensión por causa de la corriente de retorno, siendo esta tensión opuesta a la citada corriente. Otras víctimas más alejadas soportarán el resto de la corriente de retorno. Por todo lo anterior, el modelado de este ruido inductivo resulta de gran complejidad, puesto que la identificación de los caminos de retorno de la corriente generada no es directa [52].

Ruido de alimentación: Este tipo de ruido aparece en las redes de distribución de alimentación y tierra, y posee dos componentes: por un lado la asociada con la resistencia de la línea, y por otro, la asociada con su inductancia. La primera se conoce como ruido “IR drop”, mientras que la segunda recibe el nombre de ruido ∆I [57-58]; si bien, el término “IR drop” se usa a menudo para referirse a ambos casos.

El ruido “IR drop” produce variaciones en el nivel de continua de las líneas de alimentación/tierra por causa de una demanda localizada de corriente en varias puertas del circuito. Esta corriente da lugar a una caída de tensión entre diferentes partes del circuito por la existencia de la componente resistiva de la línea; de manera que varias puertas pueden encontrarse a distintos niveles de VDD/GND. En este caso, el nivel de VDD disminuye, mientras que el de VSS (GND) aumenta. En la práctica, si la red de distribución de potencia está bien diseñada y es lo suficientemente robusta, con una



apropiada tecnología de encapsulado, entonces el efecto del ruido IR drop es despreciable en comparación con el ruido ∆I.

Figura 2. 25. Ruido ∆I por acoplamiento inductivo alimentación/tierra en un inversor.

El ruido ∆I aparece cuando varias puertas conmutan simultáneamente y se acoplan a los componentes parásitos inductivos de las líneas de alimentación/tierra. Este efecto se muestra en la Figura 2.25, donde los nudos de VDD y GND de un inversor están conectados, a través de inductancias, a las líneas de alimentación principales. Al producirse un cambio en la entrada, se precisa una corriente transitoria para cargar el condensador de salida de la puerta lógica. Esta corriente da lugar a una caída de tensión de tipo inductivo en los terminales VDD y GND de la puerta de magnitud L(di/dt). Esta inductancia parásita origina un aumento temporal de la tensión del terminal GND y una caída en el de VDD. La degradación de la tensión será mayor cuanto mayor sea el valor de la inductancia y el ritmo de cambio de la corriente. Este último parámetro se relaciona con los tiempos de subida y bajada de la señal a la entrada de la puerta.

El “IR drop” resulta crítico cuando hablamos de redes de distribución de señales de reloj, sin embargo, el ruido ∆I también afecta al retraso de las líneas, puesto que el cambio transitorio en los niveles alimentación/tierra modifica la capacidad de conducción de las puertas y, por tanto, la velocidad. Estas reducciones transitorias de alimentación se conocen a menudo como “apagón”. El principal problema consiste en que los efectos de las variaciones de la alimentación sobre el retraso no pueden ser analizados completamente y en detalle, dado que no es viable simular la red de potencia en su totalidad junto con el circuito [59]. La tensión y la corriente en un punto dado de la red dependen de las corrientes en todos los puntos de la misma, por lo que es necesaria una simulación completa. Una red de alimentación típica de un circuito integrado puede tener entre 1M y 100M nudos, y el análisis que es preciso para una red de 10M nudos toma, aproximadamente, un tiempo de simulación de 5 meses [59].

El ruido ∆I se puede minimizar mediante la utilización de condensadores de desacoplo dentro del circuito integrado y a nivel de encapsulado. Estos condensadores son de alta frecuencia y se conectan entre VDD y tierra, cerca de las puertas. Su función consiste en cargarse durante el encendido y los periodos de funcionamiento estacionario del circuito, para poder soportar las demandas repentinas de corriente transitoria durante la conmutación de las puertas. Cuanto más cerca se encuentre este condensador del



nudo de alimentación de la puerta, menor será la impedancia de la línea y el ruido inducido.

Ruido de substrato: Los circuitos CMOS se construyen sobre substratos conductores. Tanto el substrato como el pozo sirven para polarizar los terminales bulk de los dispositivos, pero constituyen, asimismo, una capa conductora para el ruido. A pesar de que la inyección de ruido de substrato no es tan significativa como otras fuentes de ruido, para las aplicaciones digitales CMOS estándar, con las tecnologías actuales, su importancia ha aumentado al hacerlo el dopado del substrato [60]. Dado que es de esperar que las futuras tecnologías incrementen el dopado de substrato, también lo es que aumente, potencialmente, este ruido.

Retraso: Todos los circuitos integrados terminan fallando cuando aumenta la frecuencia de reloj. Si se repite la misma secuencia de test a periodos de reloj sucesivos decrecientes, aparecerá un error de tipo booleano, para una frecuencia dada, que recibe el nombre de frecuencia máxima de operación, Fmax. El mayor de los tiempos requeridos por los bloques del circuito para procesar una entrada y proporcionar una salida será el que limite dicha frecuencia.

Se ha de tener en cuenta que el periodo del reloj debe ser mayor que el retraso del camino de propagación más largo de la señal en el circuito, puesto que no todos ellos son iguales. Aquellos caminos para la señal que impongan las mayores limitaciones a la propagación se conocen como caminos críticos, cuya identificación constituye todo un reto de diseño, pues conocerlos permite rediseñar su topología para mejorar el paso de la señal, y por tanto, la velocidad global del circuito.

La variabilidad de los parámetros de proceso puede dar lugar a diferencias en los retrasos de la señal para un mismo camino de propagación de un chip a otro en la misma oblea, o de dados de diferentes obleas de un lote, o de lotes distintos. Por tanto, podemos encontrarnos con circuitos igualmente diseñados pero que trabajen a velocidades máximas diversas. Las frecuencias máximas de operación se comprueban para los dados y, posteriormente, se separan los ICs en distintos grupos, en función de su velocidad. Por ejemplo, si la Fmax viene fijada por las especificaciones, entonces los chips más rápidos tendrán mayor margen, mientras que los lentos serán rechazados (yield loss). Para otras aplicaciones, como es el caso de los microprocesadores, los chips se venden a distintos precios según su frecuencia máxima de operación. La existencia de componentes trabajando a diferentes frecuencias de reloj y con distintos precios responde a variaciones no controladas del proceso de fabricación, y no a estrategias de mercado.

Retraso de interconexión: En lo que se refiere a este tipo de retraso, hay que considerar que la resistencia de la línea depende de la variación estadística de granularidad, anchura, altura y longitud del metal, así como de la calidad de las vías. También las variaciones en la separación entre metal, en la uniformidad del dieléctrico, y en la altura y longitud del metal, afectarán a la capacidad de las líneas. La combinación de estos efectos contribuirá a la existencia de diferencias en los retrasos de propagación en los caminos de la señal.

Es posible, además, encontrar anormalidades cuando aumenta VDD, como es la reducción de Fmax, lo que viene a contradecir el principio de que los circuitos trabajan más rápido cuando se incrementa VDD. Esto se debe a que si un camino de señal tiene



un defecto por retraso insensible a VDD, pero el camino de la señal de reloj reduce su retraso en propagación por causa del aumento de VDD, entonces el pulso de reloj puede llegar demasiado pronto, y no cumplir el sincronismo. Un efecto parecido se produce con un defecto de retraso en la línea de reloj insensible a VDD, que da origen a un no cumplimiento del tiempo de retención previsto.

Retraso por “crosstalk”: El ruido de acoplamiento puede afectar significativamente al retraso del circuito [61]. Como única propiedad tendremos el incremento o disminución del retraso de la señal, dependiendo de la dirección de cambio en los nudos de víctima y agresora. Aunque una reducción del retraso pudiera parecer, en principio, una ventaja, en realidad, no lo es si la señal “acelerada” es la de reloj, puesto que este fenómeno es equivalente a ralentizar la señal de datos.

La Figura 2.26 muestra ambos casos de retraso por “crosstalk”, que son: aceleración y ralentización de la señal. Este fenómeno aparece cuando el nudo de víctima y el de agresora sufren transiciones en direcciones opuestas, y puede cuantificarse como el tiempo adicional que precisa la víctima para alcanzar el 90% de la señal, con respecto al caso en el cual la línea agresora no conmuta [61]. La aceleración de la señal tiene lugar cuando ambas transiciones en nudos acoplados toman la misma dirección.

(a) (b)

Figura 2. 26. “Crosstalk” inducido produciendo (a) retraso y (b) adelanto.

Retraso inducido por la variación en la tensión de alimentación: El retraso de una puerta CMOS depende de la tensión de alimentación, de la capacidad de salida, y de la corriente de saturación de drenador en los transistores. Por tanto, una vez fijado el diseño de un circuito, su velocidad variará, principalmente, en función de la tensión de alimentación.

La Figura 2.27 muestra la sensibilidad de un router Intel a 1 GHz de 6,6 millones de transistores, construido con tecnología de 150 nm. Este chip sufre un cambio aproximado de 1,8 MHz por mV en torno a una VDD = 1,3 V. Como se puede observar, la sensibilidad del circuito es mayor para las VDD más bajas, y se estabiliza entorno a los 1,6 V. En resumen, los cambios de VDD inducidos por el ruido en un nudo crítico de señal, bajo condiciones normales de funcionamiento, pueden afectar de forma apreciable la velocidad del IC. Un problema similar aparece cuando la alimentación de una placa tiene una tolerancia del ± 5%. Como se puede suponer, este hecho lleva al



circuito de la Figura 2.27, verificado para 1 GHz, a trabajar a 883 MHz o a 1,18 GHz sobre la placa.

Figura 2. 27. Fmax vs VDD para un IC en 150 nm [28].

La aparición de picos de ruido de alimentación puede dar lugar a cambios del orden de MHz en Fmax, especialmente, si es un camino crítico el que se ve afectado. Como ya se ha dicho anteriormente, la señal de control más crítica del circuito es el sincronismo de las redes de distribución de la señal de reloj. Además de lo anterior, se sabe que un “IR drop” de un X % en la tensión de alimentación de una puerta, origina un incremento del retraso de la misma de entre un X/2 % y un X % [62-63]. Desafortunadamente, la complejidad de las redes de alimentación de los circuitos, en la actualidad, impide la simulación completa de los mismos, para determinar el impacto real de esos picos de ruido de alimentación en caminos de señal específicos. Los diseñadores, normalmente, realizan evaluaciones para condiciones de temperatura y VDD máximas y mínimas (llamados límites de proceso), empleando para ello modelos simplificados que pueden no tener en cuenta estos efectos combinados [39].

Retraso inducido por temperatura: Se puede decir que el mayor efecto del incremento de la temperatura, respecto a la velocidad de un circuito integrado, es la disminución de la movilidad de portadores. Un efecto que compensa al anterior, al menos en parte, es el que procede de la reducción del valor absoluto de las tensiones umbral para transistores de canal n y p al aumentar la temperatura.

Las propiedades de las interconexiones también cambian con la temperatura. Dado que la variación en la resistencia total de la línea depende de su longitud total [52], las interconexiones pueden modificar su resistencia efectiva de forma diversa, en función de la impedancia térmica local. Lo anterior se traduce en cambios en el retraso relativo de las señales que se propagan a través de caminos críticos.

La distribución de temperaturas dentro de un circuito es difícil de predecir, al ser fuertemente dependiente de la actividad de cada bloque y de la impedancia térmica local, de modo que podemos encontrarnos con gradientes de temperatura de entre 40 y 50º C dentro de un mismo circuito. Hasta el momento, no existe ningún simulador comercial que pueda relacionar la temperatura, como parámetro intrínseco, a la corriente; de manera que pueda predecirse la interacción entre corriente inducida por temperatura y cambios de temperatura inducidos por corriente.



2.2.3.2. Fallos paramétricos extrínsecos

Los mecanismos de fallo extrínseco que aparecen en los circuitos integrados, y que pueden considerarse como paramétricos, son cuatro: abiertos débiles en interconexiones, vías y contactos resistivos, eliminación de pequeñas partes del metal (mousebites), y esquirlas o virutas de metal. Estos mecanismos de fallo se relacionan, principalmente, con fallos en las líneas de metal y en las conexiones de éstas con los dispositivos, siendo los dos primeros tipos los de mayor importancia. Los llamados “mousebites” aparecen cuando algunas secciones de metal de una línea desaparecen, y las esquirlas o virutas consisten en la conexión entre dos líneas de metal conductoras por causa de una partícula metálica que se posiciona entre ambas, haciendo contacto.

Abiertos débiles en interconexiones: Este tipo de fallos de abierto se consideran paramétricos porque el efecto que originan es el de un ligero incremento de la resistencia de la línea, sin impedir el paso de corriente a través de la misma. Estos defectos abarcan un amplio rango de valores de resistencia, considerándose únicamente como abiertos abruptos (hard opens) aquellos que llevan asociadas resistencias de valor superior a 1 GΩ.

Resistencia (Ω) Metal 1 Metal 2 Metal 3 Metal 4 Metal 5 Metal 6 3k<RM<100k 100k<RM<1M 1M<RM<10M Total abiertos débiles

0,4% 5,2% 9,2%

14,8%

10,9% 3,5% 4,9%

19,3%

12,02% 6,25% 6,25%

24,52%

6,90% 4,31% 5,17%

16,38%

0% 0% 0% 0%

0% 0% 0% 0%

10M<RM<100M 100M<RM<1G RM>1G Total

8,9% 7,0%

69,77% 100%

5,7% 6,0% 69,0% 100%

2,88% 1,92%

70,67% 100%

9,48% 8,62%

65,52% 100%

0% 0%

100% 100%

0% 0%

100% 100%

Tabla 2. 4. Distribución de resistencias RM por abiertos débiles [64].

En un estudio realizado en los Philips Research Labs el año 2002 [64] se caracteriza la distribución de valores de resistencias en abierto, tanto de las líneas de interconexión, como de contactos y vías, para una tecnología CMOS, basada en aluminio, de 0,18 µm, con seis capas de metal. La Tabla 2.4 resume la distribución correspondiente para las líneas de interconexión para cada capa de metal. Como resumen, podemos destacar que, del número total de abiertos, entre un 65 y un 70% de los mismos, en las cuatro primeras capas de metal, son abiertos abruptos. En cuanto a los abiertos débiles en estas capas, su número varía entre el 15 y el 25% del total. Para las dos capas superiores, todos los abiertos fueron del tipo abrupto. No obstante, en términos globales, los abiertos débiles constituyen una parte significativa, no despreciable, de los fallos de abierto.

Contactos y vías resistivos: Las vías son las estructuras metálicas verticales que conectan capas de metal para interconexionado, mientras que los contactos son las estructuras metálicas que conectan los terminales de drenador, puerta o fuente de un transistor a la primera capa metálica de interconexión. Aunque ambas estructuras difieren físicamente y en método de fabricación, sus mecanismos de fallo resistivo son similares. Algunos de estos mecanismos son [65-66]:



• Abombamiento de la vía.

• Residuos de polímeros dejados en la parte superior de la vía tras el grabado por iones reactivos.

• Grabado incompleto que deja una capa fina de dieléctrico sobre la vía.

• Humedad residual atrapada en la vía, generando huecos cuando se deposita el tungsteno; lo que da lugar a un incremento de la resistencia y a una posible corrosión.

• Llenado de metal insuficiente de la vía.

• Desalineación de la vía que afecta a su tamaño y al área de conexión.

• Pequeñas partículas aleatorias que se depositan en la vía, o grandes partículas que originan defectos de máscara, incluso cuando falta la vía.

• Reacción química entre el tungsteno y el aluminio.

Resistencia (Ω) Contactos Vía 1 Vía 2 Vía 3 Vía 4 Vía 5 RM<10k 10k<RM<100k 100k<RM<1M 1M<RM<10M Total abiertos débiles

0,8%

0,8% 2,8% 4,4%

13,8% 6,9%

3,44% 17,24% 41,38%

1,45% 1,45% 4,35% 4,35% 11,6%

15,69% 1,96% 5,88%

11,76% 35,29%

9,38% 3,12% 6,25%

18,75%

7,33% 6,00%

12,67% 10,00%

36,00%% 10M<RM<100M RM>1G Total

4,4% 91,2% 100%

58,62% 100%

88,4% 100%

3,92% 60,78% 100%

81,25% 100%

12,00% 52,00% 100%

Tabla 2. 5. Distribución de resistencias RM por abiertos en contactos y vías [64].

El estudio realizado en [64] también incluye el análisis de la distribución de valores de resistencias de vías y contactos, y que se resume en la Tabla 2.5. Los problemas en contactos dieron lugar a abiertos abruptos para más del 90% de los casos, mientras que los problemas en las vías originaron entre el 52 y el 81% de los abiertos abruptos. En el caso de los abiertos débiles, constituyen entre un 11 y un 36% del total de defectos en vías. Por último, señalar que los contactos y vías resistivos son sensibles a fenómenos de electromigración, especialmente en el caso de abiertos débiles.

“Mousebites” en el metal: Se conocen como “mousebites” a las zonas de metal de interconexión que han desaparecido, y pueden deberse a defectos por partículas, electromigración, o “stress voiding”. Estos defectos tienen un efecto eléctrico menor, a pesar de lo que pudiera parecer, si bien constituyen un posible riesgo en cuanto a fiabilidad [28].

La resistencia de una estructura se obtiene a través de la ecuación:

⎟⎠⎞

⎜⎝⎛=⎟

⎠⎞

⎜⎝⎛=

WLR

HWLρR sq (2.16)

donde ρ es la resistividad del material, L la longitud, A el área, H la altura, y W la anchura. Dado que la altura del metal es constante en una capa, para cada tecnología, es posible dividir ρ por H y obtener la resistividad laminar Rsq:



Figura 2. 28. Segmentos de líneas de metal, una afectada por mousebite.

En la Figura 2.28 se muestran dos secciones de líneas de interconexión: una libre de fallo y otra con “mousebite”. Como vemos, si desaparece el 90% del cuadro de metal central, entonces este cuadro pasa a tener unas dimensiones de 0,5 µm/0,05 µm o, lo que es lo mismo, pasa a tener diez cuadros. Por tanto, su resistencia será:

600mΩµm 0,05µm 0,5

cuadro60mΩR =⎟⎟

⎠

⎞⎜⎜⎝

⎛=

Como vemos, la resistencia del cuadro original era de 60mΩ, y ahora es de 600mΩ. La resistencia total de los tres cuadros era de 180 mΩ pero, al estar el cuadro central afectado por “mousebite”, aumenta hasta los 720 mΩ. A pesar de este importante defecto, se produce sólo un pequeño cambio en la constante temporal RC, lo que hace que un test de velocidad no pueda detectarlo.

Estas mismas conclusiones pueden extenderse al caso de huecos en vías y contactos, puesto que también su resistencia depende del volumen de material que falte. Es preciso un vaciado importante en la vía o contacto para originar un fallo de retraso RC sensible a cambios de temperatura. Además, el hecho de que la resistencia aumente en la región afectada por “mousebite”, conlleva un incremento de la temperatura local, si bien este defecto es virtualmente indetectable con la tecnología actual.

Esquirlas de metal: Las virutas o esquirlas de metal han cobrado mayor importancia con la llegada del CMP (Chemical Mechanical Polishing). En este tipo de defecto, una pequeña viruta de metal aparece entre dos líneas de interconexión, apenas tocándolas, o incluso sin llegar a hacerlo. Cuando aumenta la temperatura, el metal se dilata y la viruta puede llegar ahora a tocar las líneas de señal. La presencia de tensiones elevadas puede causar la ruptura de la capa de óxido superficial de alta resistencia sobre el metal, uniendo los tres elementos metálicos [67]. Cuando la temperatura vuelve a bajar, los metales se encuentran ya firmemente ligados. Ahora la resistencia tipo puente es lo suficientemente baja como para reducir los márgenes de ruido, o incluso, como para causar un fallo funcional.

2.2.4. Modelo de fallos considerado

En los trabajos de validación de las metodologías de test estructural DfT propuestas en este documento, se ha considerado un modelo de fallos a nivel transistor que permita el empleo de un simulador eléctrico analógico, para la determinación de las variaciones en el comportamiento eléctrico del circuito debidas a la presencia de fallos. Además, el modelo ha de satisfacer el requerimiento de proporcionar un número relativamente



reducido, pero significativo, de fallos, de manera que los tiempos de simulación y evaluación de las distintas metodologías de test no sean excesivamente largos.

En primer lugar, el modelo de fallos seleccionado incluye aquellos fallos catastróficos entre terminales de los transistores que se considera que tienen mayor probabilidad de ocurrencia, en las tecnologías manejadas para la implementación de los circuitos de prueba incluidos en este trabajo. Los fallos catastróficos considerados son: fallos tipo puente entre los terminales de los transistores (incluyendo fallos de cortocircuito entre el óxido de puerta y substrato, o fallos GOS); y fallos de abierto abrupto en los terminales de drenador y fuente, así como fallo de abierto en puerta. Además, se considerarán fallos tipo puente y abierto en los terminales de los elementos pasivos presentes en los circuitos.

En cuanto a los fallos tipo puente entre puerta y el resto de los terminales del transistor, el modelo empleado es el que se resume en la Figura 2.12. Tanto para este tipo de fallos, como para los de cortocircuito entre drenador y fuente, o entre terminales de elementos pasivos, se han empleado diversos valores de resistencias, que varían entre 1Ω y 1kΩ, y hasta 1MΩ para fallos GOS. Para fallos GOS en transistores nMOS con polisilicio tipo n (o pMOS con polisilicio p), el valor del parámetro k (que relaciona la distancia del defecto a la fuente y la longitud de canal) variará entre 0,1 y 0,9.

En lo que se refiere a fallos de abierto en terminales de drenador y fuente del transistor y en terminales de elementos pasivos, las resistencias empleadas poseen valores que varían entre 10kΩ y 1GΩ. Teniendo en cuenta que sólo se consideran como fallos de abierto abrupto aquellos que se caracterizan por un valor de resistencia equivalente muy alto (más de 10 MΩ, o incluso 1 GΩ), este modelo incluirá gran parte de los abiertos débiles debidos a la presencia de contactos o vías resistivos (considerados como fallos paramétricos extrínsecos), que se suelen modelar a través de resistencias que abarcan un rango continuo de valores por debajo de los 10 MΩ [64].

Para los fallos de abierto en puerta, tal y como se ha hecho constar previamente, el modelo habrá de tener en cuenta, en función de la localización del defecto, el valor de las capacidades de acoplamiento de dicha puerta con respecto a líneas de alimentación y tierra, líneas de señal adyacentes, y otros terminales del transistor. Dado que para obtener el valor de estas capacidades es necesario disponer del layout del circuito, en las fases previas de diseño, para las que éste no esté aún disponible, se realizará una aproximación preliminar en la que el modelo empleado forzará al transistor a estar completamente abierto (fallo de abierto en puerta total o completo).

En segundo lugar, el modelo también incluye fallos paramétricos intrínsecos relativos a variaciones en los parámetros del transistor. En este caso, se han escogido como parámetros fundamentales la longitud y anchura efectivas de canal, el espesor del óxido y la tensión umbral de conducción. Dentro de estos parámetros, cabe destacar que se han elegido la longitud de canal y el espesor del óxido, puesto que se considera que tienen una influencia de primer orden en el funcionamiento del dispositivo. En cuanto a la anchura de canal, a pesar de que se impacto es de segundo orden, también ha sido incluido en el modelo por su importancia para dispositivos de anchura mínima, debido a los efectos de canal estrecho. Por último, la elección de la tensión umbral como parámetro a incluir en el modelo se debe a su influencia sobre la corriente de drenador y la velocidad del circuito, si bien su variabilidad no es independiente de otros parámetros ya considerados, como la longitud y anchura efectivas de canal.



Por último, destacamos que el modelo de fallos seleccionado para su empleo en este trabajo únicamente incluye aquellos fallos que puedan producirse en el entorno cercano del transistor, de modo que no se consideran los fallos, tanto catastróficos, como paramétricos, en líneas de interconexión. No obstante, se prevé que, para posteriores estudios, se introduzcan fallos tipo puente y abiertos en dichas líneas, así como modelos RLC para la evaluación de retrasos en los caminos críticos de la señal. Por tanto, el modelado de fallos en líneas de interconexión habrá partir de datos de layout para incluir posibles acoplamientos capacitivos en fallos de abierto, efectos inductivos para la estimación de retrasos, y para evaluar cuales son los caminos críticos de propagación de la señal y las localizaciones para los fallos con mayor probabilidad de ocurrencia y/o más críticas.

2.3. Conclusiones

Este capítulo ha comenzado con la introducción a los mecanismos de fallo que afectan a metales y óxido en un circuito integrado, relacionándolos con las propiedades de dichos materiales. Entre estos mecanismos destacan la electromigración y el “stress voiding”, por su importancia creciente en las nuevas tecnologías. Además, se han tratado otros fenómenos como el desgaste del óxido, la inyección de portadores calientes, la ruptura del óxido por la aparición de defectos, y el NBTI.

En lo que se refiere a los fallos tipo puente, se han tratado las diversas variables que afectan a la respuesta de un circuito que posee un fallo de este tipo. Se puede decir que la mayor fuente de cortocircuitos entre nudos dentro del transistor procede de los cortocircuitos de puerta. Éstos poseen propiedades lineales y no lineales, dependiendo de los niveles relativos de dopado, y de la localización del cortocircuito. Asimismo, se han incluido modelos para facilitar la simulación de fallos, generación de vectores de test, y evaluación de métodos de test. Por último, cabe destacar que el escalado de la tecnología no afecta directamente a las características inherentes de los fallos tipo puente. No obstante, es probable que el escalado afecte a parámetros como la resistencia crítica, que se espera disminuya, y a la detectabilidad por medio de test de corriente estacionaria, debido al incremento de las corrientes de fuga y a su variabilidad en las tecnologías submicrónicas.

Posteriormente, se han tratado los fallos de abierto y la variedad de respuestas del circuito ante los mismos. Estas respuestas dependerán de la sensibilidad del circuito ante la localización del defecto (drenador, fuente o puerta), y de si se trata de grietas estrechas en líneas de metal o en vías. La topografía local va a determinar el acoplamiento capacitivo, y las variaciones de temperatura afectarán a las dimensiones de algunos abiertos. Aunque las respuestas del circuito son más complejas que las derivadas de fallos tipo puente, es posible su modelado y la aplicación de métodos de test adecuados para su detección. Cabe una especial mención para los abiertos de puerta flotante, cuyo estudio es, probablemente, el más complejo y, en cuyo modelo, es necesario tener en cuenta tres tipos de acoplamiento capacitivo: alimentación y tierra, líneas de señal adyacentes, y capacidades parásitas entre terminales del transistor.

Finalmente, se han tratado los fallos paramétricos, diferenciando entre intrínsecos y extrínsecos. Sobre los primeros, se han descrito las variaciones de parámetros en transistores y líneas de interconexión, el efecto de la temperatura, y el impacto de estos



fallos en el comportamiento del circuito (ruido y retrasos). En lo referente a fallos paramétricos extrínsecos, se han analizado los abiertos débiles en líneas, vías y contactos, “mousebites”, y esquirlas de metal. Se espera que estos fallos aumenten su probabilidad de ocurrencia, debido al escalado tecnológico.

Defectos tipo puente Defectos de abierto Defectos paramétricos

Disfunción del circuito

Fuen

te

Mecanismo de fallo

Defecto físico

Stuck-at Tensión Intermedia

IDDQ elevada

Nudo flotante

Efecto memoria Retraso Crosstalk Salto

VDD/GND

Corto del metal Raro Siempre Siempre No PCT Probable No No

EM

Rotura del metal Raro Probable Muy

probable Lo más

probable Probable Si hay

pequeñas roturas

No No

Fiab

ilida

d de

in

terc

onex

ione

s

Tensión en el metal Hueco Raro Probable Muy

probable Lo más

probable Probable No No No

Fiab

ilida

d de

l óxi

do

Desgaste del óxido

Corto de puerta Raro Lo más

probable Siempre No No Muy probable No No



Fiab

ilida

d de

l di

spos

itivo

Inyección de portadores

calientes (HCI) Cambio de Vt No No No No No Lo más

probable No No

Corto Probable Siempre Siempre No PCT Muy probable No No

Partícula o imperfección

Abierto Raro Probable Muy probable

Lo más probable Probable No No No

Abierto Raro Probable Muy probable

Lo más probable Probable

Si hay pequeñas roturas

No No Problema de vias

o interconexiones Línea/vía de R

alta No No No No No Sí No No

Control de proceso



Cambio de Vt No No No No No Lo más probable No No

Variación IDL No No No No No Lo más probable Muy probable Raro

Cambio de ρ de

interconexión No No No No No Lo más

probable Raro Muy probable

Cambio de anchura de

metal No No No No No Lo más

probable Muy probable Muy probable

Cambio de Leff No No No No No Lo más probable Raro Raro

Proc

eso

de fa

bric

ació

n

Variación de proceso

Cambio de Weff

No No No No No Lo más probable Raro Raro

Nota: PCT: pocos casos topológicos

Tabla 2. 6. Resumen de defectos físicos, mecanismos de fallo y disfunciones del circuito.



La Tabla 2.6 resume muchos de los mecanismos de aparición de defectos que podemos encontrar en los circuitos integrados CMOS. Dichos defectos están agrupados en dos grandes categorías, en función de si originan problemas de fiabilidad (en interconexiones, óxido o dispositivos), o de si se deben a imperfecciones o contaminación en el proceso de fabricación (defectos por partículas, problemas en vías, control de proceso, o variabilidad de parámetros). En cada caso, se identifica el mecanismo responsable del defecto y el impacto sobre el funcionamiento del circuito. En algunos casos, un mismo defecto puede deberse a distintos mecanismos de fallo. Se han diferenciado, a su vez, y por colores, tres tipos de defectos: tipo puente o cortos, abiertos abruptos, y paramétricos.

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Capítulo 3. Test dinámico de corriente aplicado a circuitos de corrientes conmutadas 99

Capítulo 3

Test dinámico de corriente aplicado a circuitos de corrientes conmutadas

El test de corriente de alimentación fue introducido hará más de una década, dando muestras de ser una técnica de test válida para circuitos CMOS. El test Iddq ha probado su eficacia para circuitos CMOS digitales, si bien, no todos los métodos de test pensados inicialmente para este tipo de circuitos pueden ser aplicados fácilmente a circuitos analógicos y mixtos (analógico-digitales). No obstante, la aplicación de estos métodos de test a circuitos analógicos de tipo continuo ha probado su validez, ya que se consigue aumentar de manera considerable la cobertura de fallos, introduciendo en el método de test, no sólo el análisis de las corrientes estacionarias de alimentación, o método Iddq, sino también el análisis de los transitorios de dicha corriente cuando se emplean las señales adecuadas para la excitación de fallos a la entrada, o método Iddx.

Por otro lado, el alto coste asociado al test de fabricación y postproducción de circuitos mixtos complejos VLSI ha convertido en atractiva la idea de simplificar el equipamiento de test y mover, alguna, o todas las funciones del test empleado dentro del propio chip. Entre los métodos de diseño testable (DfT) destacan los métodos de test basados en detección de fallos por medio de sensores integrados (built-in sensors), en general, y de BICS (built-in current sensors), en particular. En los últimos años, si nos atenemos a la literatura existente acerca de este campo de investigación, podemos encontrar numerosas propuestas de sensores de corriente para circuitos tanto digitales, como analógicos y mixtos. Estos sensores admiten una clasificación basada en el tipo de dispositivo concreto, o comportamiento que presenta emulando a un elemento pasivo, en el que se basa la detección. De este modo, nos encontramos con: sensores de tipo resistivo [1-3] o de tipo capacitivo [4-5]. También podemos clasificarlos atendiendo al tipo de medida que desarrollan, encontrándonos con: sensores de medida directa, como


100 Capítulo 3. Test dinámico de corriente aplicado a circuitos de corrientes conmutadas

los basados en espejos de corriente [6]; o sensores de medida indirecta, tales como los convertidores corriente-tensión [7], corriente-frecuencia, o corriente-tiempo de retraso.

Complementando la idea de sensor de corriente expuesta, dado que la corriente de alimentación Idd puede definirse mediante sus dos componentes: por un lado la corriente en estado estacionario o Iddq, y el transitorio dinámico de dicha corriente o Iddt en los últimos años, se pueden hallar numerosos artículos publicados en torno al diseño de sensores especializados en la detección de fallos, en función de una y/u otra componente de corriente.

Por otro lado, las técnica de diseño analógico basadas en el empleo de circuitos conmutados (capacidades conmutadas SC, y corrientes conmutadas SI) se han convertido en un nuevo reto dentro del diseño analógico, lo que genera la necesidad de proporcionar métodos de test válidos para estos circuitos, de modo que mejoren la cobertura de fallos obtenida mediante un test de tipo funcional. En este sentido, se ha desarrollado una metodología de test basada en el empleo de un sensor de carga integrado (built-in charge sensor), que analiza la transferencia de carga dentro de circuitos sometidos a test (CUT) de tipo discreto SC, dentro de una línea de investigación paralela por parte de nuestro grupo de trabajo, pero que únicamente se cita, al no ser objeto de estudio en este documento. Este método se ha aplicado al caso concreto de un convertidor analógico-digital algorítmico de 10 bits para caracterizar su linealidad estática y obtener la cobertura de fallos considerando un modelo de fallos catastróficos [8-11]. También se ha validado la técnica, mediante medidas experimentales, sobre un circuito de prueba basado en un integrado SC.

En lo que se refiere a los circuitos discretos SI, dado estos operan con corrientes dinámicas, debido a su propio principio de funcionamiento, resulta lógico pensar en la viabilidad y adecuación de los métodos de test basados en corrientes dinámicas a estos circuitos, con el fin de poder discriminar entre los que tienen fallos y los libres de fallos.

Si empleamos adecuadamente los relojes de los circuitos SI, podremos disponer de corrientes de excitación internas al chip, lo que evita la necesidad de generar señales de excitación de fallos específicas, simplificando de un modo considerable el método de test. La extensión de estos métodos a circuitos analógicos de corrientes conmutadas (SI) requiere llevar a cabo medidas en las celdas de memoria, lo que constituye el núcleo de los circuitos SI, y obtener los resultados de estas medidas de acuerdo con su operación y con las diferentes fases de reloj.

Si incluimos un sensor dinámico de corriente en estos circuitos SI, empleando espejos de corriente en las celdas de memoria de corrientes conmutadas, es posible detectar los fallos que aparezcan en ellas, por medio del análisis de los transitorios que se produzcan en la corriente cuando el circuito pasa de una sub-fase de reloj a la siguiente.

El objetivo de este capítulo será comprobar la validez del método de test estructural DfT basado en el análisis de las corrientes dinámicas, introducido en su día para circuitos digitales y analógicos de tipo continuo, cuando se aplica a circuitos discretos de corrientes conmutadas de complejidad creciente. Para ello, se ha diseñado un sensor dinámico de corriente integrado (BIDCS) capaz de discriminar entre circuitos con fallo y circuitos libres de fallo, en función de las corrientes dinámicas de alimentación del circuito. La capacidad de detección de dicho sensor se ha probado sobre un bloque básico construido con celdas de memoria de corrientes conmutadas, sobre dos circuitos



de prueba (uno SI y otro continuo), y sobre convertidores analógico-digitales de tipo algorítmico, formados por celdas SI. Por último, los resultados obtenidos por simulación sobre estos circuitos CUT (circuit under test), se han validado a través de medidas experimentales, para extraer resultados concluyentes acerca de la validez del método de test propuesto.

3.1. Circuitos de corrientes conmutadas, SI

Un circuito de corrientes conmutadas SI puede definirse como aquel que emplea señales discretas que se representan como corrientes muestreadas. Por tanto, la técnica de diseño de circuitos de corrientes conmutadas se basa en un procesado de señal en modo corriente. Ésta es una característica que los diferencia de los circuitos de capacidades conmutadas, en los cuales las señales vienen representadas como tensiones muestreadas. Para realizar este procesado de señal en modo corriente se aprovecha la facultad de un transistor MOS de mantener su corriente de drenador, cuando su puerta se encuentra en circuito abierto, gracias a la carga almacenada en la capacidad del óxido de dicha puerta.

Las aplicaciones generales de los sistemas basados en circuitos SI serán básicamente las mismas que las de los sistemas basados en circuitos SC, tales como filtros, convertidores A/D y D/A, procesado de señal en general, etc. Estos circuitos presentaron en su día, entre otras ventajas, el que, dada la arquitectura de sus implementaciones, es posible construirlos empleando procesos estándar CMOS VLSI, lo que hace unos años supuso un logro importante, en comparación con otras metodologías de diseño.

Inicialmente, los circuitos de corrientes conmutadas fueron descritos en términos de lo que se llamó “primera generación” de módulos [12], que incluía celdas de retraso e integradores para su uso en filtros de variables de estado y filtros activos. Los módulos se basaban en una celda de memoria desarrollada a partir de un simple espejo de corriente, pero que sufre de inevitables errores debidos al desacoplo de los transistores. Aunque resultaban adecuados sólo para filtros de Q baja, no obstante, se establecieron una técnica y una serie de arquitecturas que aún se emplean hoy en día. La introducción de las celdas de copia de corriente [13] posibilitó la superación de esta limitación, y se desarrollaron los circuitos de corrientes conmutadas llamados de “segunda generación” [14-16].

En esta parte del capítulo introduciremos brevemente la celda de memoria SI básica, sus fuentes de error principales, así como métodos de mejora de las prestaciones de las celdas SI.

3.1.1. Celda de memoria SI básica

En la Figura 3.1 puede verse el esquema de la celda básica de memoria SI con un único transistor T1. Este circuito viene conducido por las formas de onda de reloj mostradas en la Figura 3.1.



Figura 3. 1. Celda de memoria SI y fases de reloj.

Durante la fase Φ1, la corriente que circula por el transistor T1 carga el condensador de puerta-fuente de dicho transistor, originalmente descargado. De este modo, cuando C se encuentra totalmente cargado, la corriente total de drenador que circula por T1 es J+i (suma de la corriente de entrada i, y la corriente de polarización J). Durante la fase Φ2, el valor de Vgs al final de Φ1 se conserva en C, manteniendo la corriente de drenador de T1. La configuración del circuito en esta fase fuerza a que la corriente de salida sea i01 = -i [4]. Es decir, la celda de memoria funciona sin la necesidad de condensadores flotantes lineales.

La corriente de salida i01 no está disponible durante la fase de reloj Φ1, de modo que, cuando es necesaria una corriente de salida durante el ciclo de reloj completo, habrá que modificar el diseño. Esto se consigue con un transistor adicional T2 y su corriente de polarización asociada. En este caso, la corriente de salida i02 circula durante la fase de muestreo Φ1 y la fase de retención Φ2 mediante un espejo de corriente. Si la relación de aspecto (W/L) de T2 es α veces la de T1, entonces i02 = -αi.

3.1.2. Limitaciones de los circuitos de corrientes conmutadas

El funcionamiento imperfecto de los transistores MOS que componen los circuitos SI da como resultado la aparición de desviaciones con respecto al comportamiento ideal descrito por las propiedades algorítmicas de sus módulos de procesado de señal. Dentro de estos comportamientos no ideales, en este epígrafe nos centraremos en cinco imperfecciones de los transistores MOS, consideradas como causas fundamentales de error en circuitos de corrientes conmutadas. Estos son: los errores de desacoplo, el error de conductancia, los errores de asentamiento (settling), los errores de inyección de carga, y el ruido.

Error de desacoplo: Los errores de desacoplo son aquellos que aparecen como resultado de las pequeñas, aunque inevitables, diferencias en las características en continua (DC) de los transistores que componen las celdas de memoria; como son, por ejemplo, la ganancia del transistor, o su tensión umbral de conducción. En la celda básica de memoria SI, dado que únicamente se emplea un transistor, no aparecen este tipo de errores; pero, en cuanto combinamos varios transistores en la construcción de



bloques básicos más complejos, como los integradores, empleando espejos de corriente que, por ejemplo, nos permitan contar con corriente de salida durante las fases de muestreo y retención, aparecerán errores de desacoplo en estos espejos, que darán lugar a una operación no ideal del circuito.

Estos errores, en la práctica, son aleatorios por naturaleza, y han sido objeto de estudios extensos durante los últimos años. Dentro de los resultados de dichos estudios, podemos destacar varios puntos de coincidencia:

• Existe muy poca correlación entre los errores en la tensión umbral, VT, y β.

• Las variaciones en los errores de desacoplo de VT y β son inversamente proporcionales al área del transistor.

• Dado que los procesos CMOS se dirigen, cada vez más, hacia menores dimensiones, la variación en los errores de desacoplo de VT ha cambiado con la raíz cuadrada del espesor del óxido, pero la variación en los errores de desacoplo de β ha permanecido constante.

Error de conductancia: Debido al estrechamiento del canal y a una realimentación capacitiva en los transistores de memoria, aparece una razón de conductancia entrada-salida distinta de cero, lo que da lugar a un error sistemático de ganancia de un tanto por ciento pequeño, pero que no produce error de fase. Si consideramos dos celdas de memoria SI conectadas en cascada, donde cada celda se modela con un transistor T no ideal, con una conductancia g0 entre drenador y fuente (Figura 3.2), tendremos que ésta viene dada por la expresión:

mdg

dgds(J)ds0 g

CCC

ggg+

++= (3.1)

donde gds es la conductancia del transistor T1, gds(J) es la conductancia del transistor que actúa como fuente de corriente J, gm es la conductancia de entrada del transistor de memoria en pequeña señal, Cdg es la capacidad parásita entre los terminales de drenador y puerta de T1, y C es la capacidad puerta-fuente de dicho transistor de memoria.

Figura 3. 2. Celdas de memoria y conductancias.

Si calculamos la función de transferencia de este conjunto de celdas en función de la frecuencia, obtenemos la expresión [4]:



( ) ( ) ( )( ) ( )ωθω

ωωω

jm1eH

g2g

1

eHeHT j

i

m

0

T jiT j

−−≈

+= (3.2)

A partir de la cual podemos obtener el error de transmisión εG como:

( ) ( ) 0ωθ ,g2g

ωmm

0 =−==Gε (3.3)

Tal y como vemos, el error de conductancia no afecta a la fase, y su magnitud, de un porcentaje bajo, puede paliarse utilizando transistores de mayor longitud de canal, lo que aumenta el área y reduce el ancho de banda. Por este motivo, resulta necesaria la adopción de soluciones alternativas que afecten al propio diseño de la celda de memoria, como técnicas cascode o SnI.

Error de asentamiento (settling): El funcionamiento de una celda de memoria SI implica la carga de su condensador de puerta a la tensión puerta-fuente de un transistor de entrada conectado como diodo. Si esta carga no se ha completado durante el intervalo de tiempo en el que la llave S se cierra, (T/2), aparece un error de tensión residual. Al final de este intervalo de tiempo, la llave S se abre y el error de tensión se almacena, dando lugar a un error en la corriente de salida de la celda de memoria.

Teniendo en cuenta la capacidad de drenador y la resistencia de la llave, la respuesta al escalón de la celda de memoria es de segundo orden, de manera que será necesario un correcto y cuidadoso diseño de estos parámetros para conseguir el menor error de asentamiento posible; ya que un sistema subamortiguado, aunque conlleva la posibilidad de obtención del menor error, implica la posibilidad de volverse inestable. Es decir, debe elegirse un sistema sobreamortiguado, pero el grado de sobreamortiguamiento (factor Q) será una elección que llevará implícita la aparición de un mayor error de este tipo.

Error de inyección de carga (Feedthrough): Durante la operación de la celda de memoria, más concretamente, durante la fase de muestreo, la llave S se cierra, permitiendo la carga del condensador puerta-fuente a la tensión suficiente como para mantener la corriente de entrada iin en el drenador. En la fase de retención, la llave S se abre e, idealmente, la tensión puerta-fuente se mantiene en el valor establecido durante la fase de muestreo; de manera que la corriente de salida coincida exactamente con la corriente de entrada muestreada. Sin embargo, en la práctica la llave es un transistor MOS conducido entre su zona lineal (estado cerrado) y corte (estado abierto). Durante el proceso de cerrar la llave, las cargas del MOS formadas en la capa de inversión cuando estaba en conducción, salen del drenador, fuente y substrato. Es más, el rápido cambio en la tensión de puerta hace que las cargas fluyan desde las capacidades superpuestas de difusión de la puerta fuera de la fuente y drenador del MOS que actúa como llave. Una parte de esta carga total, q, entra en el condensador de puerta-fuente, C, del transistor de la celda de memoria, dejando un error de tensión δV en el condensador C, dando lugar a un error en la corriente de salida de la celda δI.

El efecto de este tipo de error es similar al originado por el error de conductancia, de modo que introduce únicamente error de magnitud en la celda de memoria, pero no de fase. Del mismo modo, la combinación de pares de celdas de memoria (por ejemplo, en



un lazo de integración) reduce el error medio, debido a la cancelación de algunos de los componentes de la carga inyectada.

Ruido: Durante el funcionamiento del circuito SI, la señal de la corriente de entrada es muestreada en una fase de reloj y después retenida en la siguiente. Cualquier ruido de corriente introducido con la señal, o por los propios transistores de las celdas de memoria, es sometido al mismo proceso de muestreo. El ruido con componentes de frecuencia por encima de la frecuencia de Nyquist (fCK/2) es submuestreada y, por tanto, se crean réplicas a frecuencias de la banda base.

Entre los distintos tipos de ruido que pueden aparecer en estos circuitos, dos son los dominantes: el ruido térmico, y el “flicker” en los transistores de la celda. En lo referente al ruido térmico, éste está originado por el movimiento aleatorio de los electrones, y se comporta como ruido blanco a partir de muy altas frecuencias. En este caso el proceso de muestreo no aumenta la potencia de ruido, pero cambia la forma del espectro de ruido. Las fuentes de ruido térmico dentro de las celdas de memoria de un integrador SI dan lugar a una densidad espectral de la potencia de ruido dependiente de la ganancia a bajas frecuencias del integrador. En relación al “flicker”, cabe destacar que éste sufre un doble proceso de muestreo correlativo y, en muchos de los casos, es eliminado de la banda base.

3.1.3. Diseños mejorados de celdas de memoria SI

Hasta el momento hemos visto que una celda de memoria SI se realiza con un transistor MOS, una fuente de intensidad J, y tres llaves, controladas por un reloj de dos fases no solapadas Φ1 y Φ2. Sin embargo, debido a los errores de transmisión que existen en este tipo de celdas, y que se han introducido en el epígrafe anterior, se han propuesto diversas técnicas de diseño para mejorar el funcionamiento de las mismas, entre las que destacaremos la cascode y la S2I, puesto que son las que emplearemos para construir la celda de memoria que se usará en los circuitos analizados en este trabajo.

Cascode: Un método para disminuir la conductancia de salida en un amplificador es la técnica consistente en la inclusión de un transistor cascode en la celda básica SI introducida anteriormente. De este modo se obtiene la celda SI cascode que se muestra en la Figura 3.3.

Se demuestra que, para este circuito, la conductancia equivalente en el nudo Y es cerca de 100 veces menor que la que existe en la celda SI normal:

⎟⎟⎠

⎞⎜⎜⎝

⎛≈⎟⎟

⎠

⎞⎜⎜⎝

⎛++

=mc

dsc0

mcdscds

dsc00C g

gg

gggg

gg (3.4)

donde el subíndice c indica que las magnitudes de conductancia pertenecen al transistor cascode introducido.



Figura 3. 3. Celda SI cascode.

Un error de transmisión menor se consigue con una celda de memoria SI, que emplea un cascode regulado, que es similar al cascode convencional, salvo que la fuente de referencia VC se obtiene con un transistor de regulación TR y una fuente de intensidad I. Es más, tanto la celda de memoria SI basada en el amplificador cascode, como en el amplificador cascode regulado, citadas anteriormente, se pueden obtener con algunas ventajas empleando cascodes doblados.

Celdas de memoria S2I: Las celdas de memoria S2I han sido diseñadas para atenuar el efecto de los errores debido a la conductancia finita, los errores de asentamiento, y los errores de inyección de carga, tanto a través de Cgs como de Cgd, subdividiendo la fase de almacenamiento (Φ1) en la operación de la celda de memoria en dos etapas (Φ1a, Φ1b), utilizando para ello un circuito y unas señales de control de reloj como las de la Figura 3.4 [17].

Figura 3. 4. Celda de memoria S2I.



La operación del transistor nMOS se denomina memoria gruesa, mientras que la operación del transistor pMOS recibe el nombre de memoria fina. Al final de la primera subfase de reloj (Φ1a), la llave de la memoria gruesa se abre, y la intensidad que circula por el transistor nMOS será la suma de la corriente de polarización J, de la corriente de entrada iin, y de un término ∆I, que acumula los errores de tiempo de asentamiento incompleto (settling), de inyección de carga o alimentación a través del reloj, y de ruido de muestreo de esta primera subfase de operación. Durante la siguiente subfase de reloj (Φ1b), la memoria fina muestrea la diferencia entre la entrada y la entrada memorizada, es decir, el término de error. Dado que el transistor de la memoria gruesa sólo maneja las corrientes de error, la celda produce una “tierra virtual” efectiva a su entrada, lo que reduce el error de conductancia de la celda y los errores de inyección de carga dependientes de la señal.

La corriente de salida de la celda de memoria S2I, durante la fase Φ2 responderá a la expresión:

( ) ( ) δI -iiIJ-δIIJiii ininCFout +=+∆++∆+=−= (3.5)

donde iF e iC son las corrientes de las memorias fina y gruesa, respectivamente, y δI es un nuevo error, debido a la inyección de carga, producido por la MF. En esta ecuación se observa que el error ∆I inducido durante la primera fase de operación de la celda ha sido cancelado. Aún más, como la intensidad en la memoria fina y la diferencia de tensión en los extremos de la llave Φ1b son constantes durante el cambio de fase (Φ1b a Φ2), el error de inyección de carga en dicha memoria fina es prácticamente independiente de la señal. Por consiguiente δI es un error de offset, y además se produce una cancelación de estos errores en celdas sucesivas.

Concluimos, tras considerar las distintas compensaciones, que la señal iin se transmite con un error de εCεF, donde εC y εF son los errores de las celdas de memoria por separado.

Por último, si combinamos la técnica S2I con técnicas de realimentación, con el fin de mejorar las prestaciones de estas celdas, obtenemos las llamadas celdas S3I.

3.2. Sensores diseñados

Para analizar la corriente que pasa a través de la parte analógica de un circuito mixto el objetivo será muestrear la corriente de alimentación, incluyendo su componente estacionaria IDDQ y transitoria IDDT, de la manera más sencilla y menos intrusiva posible. En este sentido, hay que tener en cuenta que colocar un sensor de corriente integrado (BICS) en serie con el propio circuito sometido a test (CUT) y el pin de alimentación no resulta adecuado, puesto que, al reducir el margen de la tensión de alimentación, se puede producir una fuerte degradación de las prestaciones del circuito.

En este trabajo se propone la implementación de dos sensores dinámicos de corriente (uno resistivo y otro inductivo) que muestreen la corriente que circula por las celdas de memoria SI que forman los distintos circuitos de prueba analizados, para detectar cualquier variación en dicha corriente inducida por la presencia de un fallo en el CUT. La estructura de ambos sensores comprende las siguientes etapas:



1. Elemento de muestreo que permita una copia escalada de la corriente dinámica que circula por la celda monitorizada.

2. Convertidor corriente-tensión. Este es el elemento diferencial entre ambos sensores dinámicos puesto que se han empleado, en cada uno de ellos, metodologías distintas para realizar esta conversión:

a. BICS resistivo: En este primer sensor de corriente la conversión se lleva a cabo a través de una carga resistiva implementada por un transistor polarizado en su zona de saturación.

b. BICS inductivo: En este caso la carga empleada es de naturaleza inductiva para dar más peso a las componentes de alta frecuencia de la corriente de alimentación muestreada. Este comportamiento inductivo se ha emulado mediante el empleo de un girador y un condensador.

3. Digitalización. Los niveles umbral de detección se han fijado a través de las tensiones de transición a la entrada de un comparador de ventana, puesto que, al monitorizar la corriente de un circuito analógico con valor en estado estacionario distinto de cero, es más interesante el empleo de dos niveles de decisión (uno alto y otro bajo).

4. Aislamiento. La última etapa de ambos sensores consistirá en un buffer para manejar la capacidad del pad de salida del chip.

A continuación se describe, con más detalle, las características de los dos sensores de corriente empleados.

3.2.1. Sensor resistivo

Primeramente, se probó sobre los circuitos de corrientes conmutadas SI un sensor de corriente resistivo que había sido implementado para la detección de fallos en la parte analógica de un convertidor digital-analógico basado en la suma de la corriente proporcionada por una red de fuentes de corriente que codifican la palabra binaria de entrada que, posteriormente, es convertida en la tensión de salida por medio de un amplificador operacional realimentado con una resistencia [18].

Si consideramos la celda cascode S2I ya introducida, existen dos corrientes que pueden medirse utilizando el sensor de corriente. Estas son las corrientes que circulan por las memorias fina y gruesa de la celda, respectivamente. En principio, cada transistor de memoria puede verse afectado por la presencia de un fallo y, por tanto, el análisis de su comportamiento pudiera llevar a la predicción de la existencia de un fallo en el circuito. De modo que existen dos posibles configuraciones para el sensor que va a realizar el análisis de la corriente dinámica.

En cualquier caso, estas dos configuraciones pueden convertirse en una única configuración mediante la utilización de llaves, de manera que durante una fase de reloj se mide la corriente en la memoria fina, y durante la siguiente se mide en la memoria gruesa. Por lo tanto, será necesario llevar a cabo el test durante un intervalo de tiempo de dos periodos de reloj para poder detectar la presencia de un fallo en el circuito.

No obstante, tal y como se demostrará en sucesivos epígrafes de este capítulo, es la corriente muestreada de la memoria gruesa de la celda la que permitirá la detección de



mayor número de fallos de la celda de memoria monitorizada, por lo que emplearemos la configuración del sensor resistivo que copia la corriente de esta memoria para la descripción de su principio de funcionamiento.

Figura 3. 5. Muestreo de la corriente por parte del sensor resistivo.

En la Figura 3.5 puede verse el principio de funcionamiento del sensor resistivo implementado para muestrear la corriente que circula a través de la memoria gruesa de la celda de memoria S2I. Dicha corriente tiene dos componentes: una DC estática IDDQ, y otra dinámica iDDT. La componente DC estacionaria copiada por el sensor de corriente resistivo IDDQ(out)depende de la relación de tamaño entre el transistor de memoria monitorizado M1, y el de copia M2, y responderá a la expresión:

( )( )

1

2DDQ(in)DDQ(out)

LW

LW

II = (3.6)

Figura 3. 6. Modelo en pequeña señal de la etapa de muestreo y conversión del sensor resistivo.

Para caracterizar el comportamiento en frecuencia del BICS vamos a realizar un análisis de pequeña señal de la adquisición de información y de su procesado posterior. El estudio de la etapa de muestreo sirve para determinar los parámetros de diseño que influyen en la captura de la corriente y también permite optimizar la sensibilidad del sensor frente a variaciones en la corriente del CUT para mejorar la detección de un



comportamiento defectuoso en el circuito. En la Figura 3.6 se muestra el modelo en pequeña señal del circuito de la Figura 3.5, que nos permite caracterizar la función de transferencia de la ganancia en corriente de la componente dinámica de la corriente del CUT muestreada, expresada de forma genérica en la Figura 3.5 como “α”.

Dicha función de transferencia viene dada por la expresión:

012

2

m2gd2

DDT(in)

DDT(out)i

asasa

gsCii

(s)A++

−== (3.7)

donde los coeficientes del denominador son:

12

320

2

3gsTm23

2

3

1

3gd21

gsTgd232

RRRR

a

RR

1CgRRR

RR

1Ca

CCRa

+=

⎟⎟⎠

⎞⎜⎜⎝

⎛++⎟⎟

⎠

⎞⎜⎜⎝

⎛+++=

=

siendo m101

011 gr1

rR

⋅+= , 022 rR = ,

m303

033 gr1

rR

+= , CgsT la combinación de todas

las capacidades de puerta, y considerando que es posible despreciar 2R

1 con respecto

a 1R

1 y 3R

1 .

La ecuación (3.7) se corresponde con la función de transferencia de un filtro paso bajo, cuya ganancia a bajas y medias frecuencias es:

m1

m2I0 g

gA −= (3.8)

Si aplicamos el método de las constantes de tiempo de circuito abierto (τ) para la determinación frecuencia de corte superior, obtenemos:

( )[ ]⎭⎬⎫

⎩⎨⎧

+++⋅

=⋅

=

1m231gd2m1

gsTHC

Rg1RRCgC

2π

1τ2π

1f (3.9)

Vemos en esta expresión que el efecto Miller introducido limita el comportamiento del sensor, en lo referente a la consideración de las componentes de alta frecuencia de la corriente dinámica de alimentación.

Dado que la corriente capturada puede aumentar o disminuir su valor en los circuitos con fallo, en comparación con el caso libre de fallo, se ha implementado un sensor resistivo que detecte la presencia de un fallo cuando se sobrepasen unos límites superior e inferior de dicha corriente (Figura 3.7). Esta operación se realiza a través de dos etapas de conversión corriente-tensión en la que se fijan dos tensiones umbral de referencia, de tal modo que, si no existe fallo en el circuito, la salida del sensor se mantendrá a 5 V, mientras que si existe un fallo y el sensor detecta su presencia, la salida bajará a 0 V [19].



Figura 3. 7. Sensor resistivo.

Los límites superior e inferior de la corriente capturada son detectados por el sensor y considerados como corrientes anormales por la presencia de un fallo. No obstante, tal y como se mostrará en sucesivos epígrafes de este capítulo, existen algunos fallos, que definiremos como fallos de difícil detección, que no producen ningún incremento o decremento en el consumo de corriente y que, por lo tanto, no pueden ser detectados mediante la utilización de este sensor resistivo [20-21]. Para estos fallos se da el caso de que sí existe un cambio en la pendiente durante el transitorio de la corriente de alimentación, en relación al circuito libre de fallo y, por tanto, éstos pudieran ser detectados si, además, se analizase el consumo dinámico de corriente.

Por tal motivo se consideró la necesidad de rediseñar el sensor, de modo que pudiese detectar este tipo de fallos, mediante la inclusión de una nueva rama que tuviera en consideración la respuesta ante las componentes de alta frecuencia de la corriente dinámica de alimentación. Esta nueva implementación da lugar al sensor dinámico de corriente integrado (BIDCS) que se describe en el siguiente epígrafe.

3.2.2. Sensor de pendiente de la corriente dinámica

El sensor dinámico de corriente (Built-In Dynamic Current Sensor, BIDCS) que es necesario diseñar para la detección de los llamados fallos de difícil detección (hard-to-detect faults) en el CUT, se habrá de basar en el análisis de la pendiente de la corriente dinámica de alimentación.

Por lo tanto, es necesario diseñar un circuito que presente una dependencia de la frecuencia tal que dicho circuito amplifique las componentes de frecuencia de orden superior. El circuito diseñado finalmente es el de la Figura 3.8 [22].

Por otro lado, los vectores de test de entrada serán los transitorios de corriente (IIN) que aparecen en el CUT. Estos transitorios se copian mediante la inclusión de un transistor adicional (M6), que implementa, junto con el transistor M5 del CUT, un espejo de corriente. Con esta metodología, la corriente dinámica de una celda S2I puede muestrearse acoplando el transistor M6 del sensor al transistor de la memoria gruesa



MC. Este hecho aprovecha que ambos transistores constituyen un espejo de corriente durante la subfase Φ1a, mientras el condensador parásito puerta-fuente de MC mantiene su tensión de puerta durante las demás fases, de modo que su corriente de drenador permanece con el mismo valor.

Figura 3. 8. BIDCS basado en la implementación de un girador con dispositivos activos.

El uso de una carga inductiva en el sensor, aporta la ventaja de otorgar mayor peso a las componentes de la corriente de frecuencia superior cuando se convierte a tensión. Esta señal de tensión, a la salida del sensor, presenta una adaptación del nivel de continua mediante el empleo de un seguidor de tensión y, posteriormente, esta tensión de salida se digitaliza con un simple comparador de ventana. En resumen, la salida del sensor será una señal digital cuya anchura de pulso refleje la duración y amplitud de los transitorios de la corriente del CUT.

Como ya se ha citado anteriormente, el nuevo sensor diseñado, para ser capaz de analizar cambios en el transitorio de la corriente muestreada del CUT, empleará una carga inductiva. Los métodos utilizados para implementar inductancias dentro de un circuito integrado incluyen el uso de las capas superiores de metal para construir una estructura en espiral sobre el silicio [23]. Sin embargo, estas inductancias adolecen de bajos valores para Q, debido a las grandes resistencias en serie que aparecen, a las pérdidas en substrato y a otros efectos parásitos, además del hecho de que su implementación requiere un gran gasto en cuanto a área. Una alternativa consiste en construir un circuito girador con dispositivos activos CMOS [24]. Más concretamente, el fin del circuito es hacer que el condensador conectado a su salida se comporte como una inductancia, desde el punto de vista de la entrada. La configuración básica del girador se basa en una conexión invertida “back-to-back” de los dispositivos activos. Las fuentes de transconductancia se construyen con dos transistores: uno nMOS (M0) y



otro pMOS (M1), conectados como se muestra en la Figura 3.8. Los transistores M2A y M2B polarizan M0 y M1, de modo que se encuentren en la región de saturación. El condensador se consigue por medio de los condensadores puerta-fuente y puerta-drenador de un transistor nMOS.

Figura 3. 9. Microfotografía del sensor de pendiente sin el comparador de ventana.

Se ha fabricado un prototipo de este sensor en tecnología Austria Micro Systems 0,6 micras, cuya microfotografía puede verse en la Figura 3.9. El comparador de ventana se ha implementado aparte con el fin de validar el análisis teórico en pequeña señal del circuito y para facilitar la medida de su respuesta en frecuencia [25]. Aunque el transistor M5 no forma parte del BIDCS, se ha incluido un espejo de corriente a la entrada del sensor para emular el CUT, puesto que, de otro modo, la gran capacidad del pin del chip desvirtúa completamente el comportamiento inductivo del sensor.

Figura 3. 10. Modelo en pequeña señal del circuito de la Figura 3.8. sin condensadores parásitos.



El modelo en pequeña señal simplificado del BIDCS es el que se muestra en la Figura 3.10. La capacidad CA incluye las capacidades parásitas y el equivalente de las capacidades de puerta conectadas al nodo de entrada del girador. La influencia, en cuanto a comportamiento en frecuencia, de los otros dos bloques que forman el BIDCS, además del girador: el espejo de corriente muestreador y el seguidor de tensión; pueden minimizarse mediante un escalado adecuado de los transistores que los componen, puesto que, de este modo, se pueden mover los polos que se originan fuera de la región de interés.

La impedancia del circuito, vista desde la entrada, viene dada por la expresión:

( )( )sCggsCggggsCgg

IV

Zm2m1Ads6ds0m1m0

m2m1

A

AA +++++

++== (3.10)

donde gm y gds son la transconductancia y la admitancia de salida del transistor, respectivamente; C es la capacidad de puerta del transistor a la salida del girador, y CA, como se ha dicho, la capacidad equivalente a la entrada del mismo. La ecuación (3.10) es igual que la función de transimpedancia del BIDCS Vout/Iout con un seguidor de tensión ideal y transistores emparejados en la etapa de muestreo (gm5=gm6).

En lo que se refiere al comportamiento inductivo, si ignoramos el efecto de la capacidad parásita CA, apreciamos que, para frecuencias medias y altas, la impedancia ZA se convierte en:

sCgggg

gg

1Z

m2m1

m1m0ds6ds0

A

++++

= (3.11)

El comportamiento del circuito puede modelarse como el de una inductancia cuyo valor viene dado por un cero, en serie con una resistencia:

C

ggCero m2m1 += (3.12)

Esto significa que el sensor no sólo es capaz de detectar los componentes de alta frecuencia de la corriente dinámica, sino que también mantiene la información aportada por la componente estacionaria.

El comportamiento en alta frecuencia está, no obstante, influenciado por la capacidad parásita a la entrada CA, produciendo un doble polo que limitará el ancho de banda efectivo del sensor, localizado, aproximadamente, en:

A

m1m0CCgg

Polo⋅⋅

= (3.13)

La relación entre el polo y el cero determina el peso que la impedancia del BIDCS otorga a las componentes dinámicas más altas de la corriente frente a la componente DC, según la expresión:



( ) A

2m2m1

m1m0

Cgg

CggCeroPolo

⋅+

⋅⋅= (3.14)

Puede apreciarse en la ecuación (3.14) que para aumentar el ancho de banda del sensor y, por tanto, el peso de las componentes de alta frecuencia de la corriente, se puede:

1. Mantener la capacidad parásita a la entrada del girador lo más baja posible.

2. Aumentar la transconductancia del transistor pMOS del girador (gm0), aunque afectará a la impedancia en DC.

3. Aumentar la capacidad C a la salida del girador, lo que también disminuye el valor del cero (ecuación (3.12)), lo que estrecha el rango de componentes de frecuencia tenidas en cuenta.

Figura 3. 11. Impedancia del circuito vs frecuencia

La Figura 3.11 muestra una comparación entre las impedancias de entrada del girador medida experimentalmente, y la extraída de la ecuación (3.10) a partir del modelo en pequeña señal.

La tensión que contiene la información sobre el consumo de corriente del CUT debe ser acondicionada desplazando su nivel de referencia para que pueda ser procesada por la siguiente etapa, el comparador de ventana. Este cambiador de nivel se implementa con un amplificador en fuente común, formado por dos transistores nMOS (Figura 3.12).

Figura 3. 12. Cambiador de nivel del sensor con carga inductiva.



La relación entre los niveles de continua entre la entrada y la salida del cambiador de nivel viene dada por:

( )21

12T2DDT1INOUT LW

LWVVVVV −−−= (3.15)

donde, VT1 es la tensión umbral del transistor M1, y que debe tener en cuenta el efecto substrato, puesto que VSB = VOUT, y se obtiene según la ecuación

( )SBSBFBT VK2VK1VV −−−++= φφφ (3.16)

siendo VFB, Φ, K1 y K2 parámetros del proceso tecnológico.

La ganancia en pequeña señal viene dada por:

( )( ) 1/gggg

ggggv

vA

mb1d2d1m1

mb1d2d1m1

iIN

OUTv +++

++== (3.17)

Ganancia que se acerca a la unidad si mb1d2d1m1 gggg ++>> .

En la metodología de test propuesta, el BIDCS proporciona una salida con niveles digitales, para hacer más sencillo el procesado posterior de la señal. Con el fin de mantener la simplicidad del circuito, es un comparador de ventana el encargado de esta digitalización de la salida, de tal modo que, cuando la corriente muestreada del CUT se encuentra fuera de unos niveles límite predefinidos, su salida será un “1”. Estos niveles se fijan a través de las tensiones umbral de las puertas lógicas CMOS, que dependerán, a su vez, de la relación de tamaño de los transistores pMOS y nMOS [26]. En este sentido, el circuito lógico de la Figura 3.13 podrá establecer unos límites inferior y superior, como se puede observar en la función de transferencia de tensión medida; donde el eje de abscisas representa la tensión de entrada, y el de ordenadas la de salida.

Figura 3. 13. Esquema del comparador de ventana y función de transferencia.



En la Figura 3.14 podemos ver las formas de onda de las señales involucradas en el proceso de muestreo de la corriente del CUT. El gráfico superior muestra el vector de corriente de entrada que circula por el transistor del CUT (M5 de la Figura 3.8). Un incremento repentino de la corriente, por encima de su valor estacionario, da lugar a un cambio abrupto de tensión cuando se realiza la conversión I-V empleando para ello el comportamiento inductivo de la carga (gráfica media de la Figura 3.14). Este cambio en la tensión estacionaria, después de la estabilización de la corriente, es menor y viene dada por la impedancia a baja frecuencia del BIDCS. La señal se digitaliza posteriormente, con el comparador de ventana (gráfica inferior de la Figura 3.14). La anchura de pulso de la señal producida representa los transitorios de corriente y puede procesarse después, fuera del chip, con facilidad.

Figura 3. 14. Simulación transitoria de la conversión I-V del BIDCS.

Dado que la tensión de alimentación y la temperatura pueden controlarse durante el proceso de test, la influencia principal sobre la salida digital del sensor se deberá a la sensibilidad que CUT y sensor presenten a las variaciones de los parámetros de proceso.

Al realizar una simulación de Montecarlo sobre el circuito, se aprecia que estas variaciones afectan de forma importante a la transconductancia de los transistores M1 y M2 del sensor. También inducen cambios relativamente grandes sobre la posición de ceros (ecuación (3.12)) y polos (ecuación (3.13)) de la impedancia de entrada del girador por la variación del espesor del óxido en las capacidades del circuito, tal y como muestra la Figura 3.15. Por tanto, para aprovechar al máximo la capacidad de detección del BIDCS, es necesario llevar a cabo, bien una caracterización precisa de los



parámetros de proceso, bien comparar la salida digital del sensor con la obtenida de lo que se conoce como un “golden device”.

Figura 3. 15. Simulación de Montecarlo sobre la impedancia de entrada del BIDCS.

Caracterizar las prestaciones del sensor integrado dentro del CUT no es algo sencillo, ni directo, dado que los vectores de test de entrada son corrientes procedentes del CUT funcionando en modo normal de operación y, por tanto, no pueden controlarse fácilmente. Por ejemplo, para obtener la respuesta en frecuencia de la conversión corriente-tensión del BIDCS es necesario un costoso análisis computacional. No obstante, los fallos inyectados en el BIDCS pueden detectarse, puesto que perturban la salida esperada en el caso libre de fallo.

Para el sensor fabricado en tecnología Austria Micro Systems 0,6 micras, el área ocupada es de 0,003 mm2, más 0,005 mm2 del comparador de ventana; mientras que una celda S2I cascode (empleada en los circuitos de prueba para la evaluación del método de test) ocupa 0,022 mm2. La corriente de alimentación adicional para el circuito por la presencia del sensor es de 50 µA, y el efecto de éste sobre las prestaciones del circuito es pequeño. El BIDCS aumenta ligeramente la capacidad de puerta del transistor de memoria gruesa de la celda, ya bastante grande de por sí. Por tanto, el efecto sobre el CUT puede considerarse despreciable ya que esta capacidad se emplea para mantener la tensión de puerta y, por ello, la corriente de drenador del transistor durante el periodo completo de reloj. Por último, resta decir que este método de test requiere, únicamente, un pin adicional en el chip, para la salida del sensor.

3.3. Detección de fallos en bloques básicos

3.3.1. Ensayo de un circuito SI

Las celdas S2I alcanzan una mejor corrección de errores que aquellas obtenidas mediante la introducción de técnicas de realimentación, con amplificadores operacionales sobre la celda básica SI, como se ha comentado anteriormente; puesto que el circuito resultante es más simple y ocupa menos área. Además, es posible reducir aún



más los errores de copia de corriente en las celdas S2I si se incorporan diseños tipo cascode, incluso en varios órdenes de magnitud [4].

Figura 3. 16. Celda de memoria S2I cascode y fases de reloj.

Por lo tanto, en este trabajo se han elegido celdas de memoria de tipo S2I cascode (Figura 3.16) en las que la etapa de almacenamiento de corriente se divide en dos subfases (Φ1a y Φ1b). Durante Φ1a la corriente de entrada se carga en el elemento de memoria gruesa MC, y en la subfase Φ1b, el transistor pMOS (MF) se utiliza como elemento de memoria fina, con el fin de corregir algunos de los efectos de segundo orden del sistema, como pueden ser: la inyección de carga o “clock feedthrough”, el desacoplo, la conductancia finita, o el ruido.

Figura 3. 17. Celda S2I cascode durante la subfase Φ1a.

Si tomamos la celda de memoria S2I de la Figura 3.17, podemos obtener las expresiones de la corriente durante la subfase Φ1a de la fase Φ1, que son:

[ ] in1aDpC2Dn iIii +=+ Φ



[ ]1/2Dnin1aDp

2

n3/2Dn

2

nDn )ii(ICβ2

iCβ2

dtdi

++−= Φ

dtdv

Ci C22C2 = 1)(ni)(0i inDn −=−

n

DnTnC2 β

iVv += (3.18)

donde IDn es la corriente de drenador del transistor de memoria nMOS, iC2 es la corriente que pasa a través del condensador parásito C2, IDp[Φ1a] es la corriente de alimentación durante Φ1a, iin es la corriente de entrada, y vC2 es la tensión puerta-fuente del transistor de memoria gruesa MC.

Tomando la ecuación (3.18) podemos derivar la expresión de la corriente en la memoria fina de la celda durante la subfase Φ1b de la fase Φ1 (Figura 3.18), que es:

[ ] )(nii)V(V2βi in1bDp

2TnC2

nDn +=−= Φ

[ ] [ ] error1aDp1bDp δiIi += ΦΦ (3.19)

El término de error δierror de la ecuación (3.19) tiene dos componentes: Por un lado tenemos el error de corriente debido a la no-idealidad de las características de la celda de memoria y que aparecerá tanto en celdas con fallo como en las libres de fallo. Por otro lado, la segunda componente sólo aparecerá en circuitos en fallo, puesto que es el error de corriente debido a la presencia de uno o varios fallos. Por tanto, este segundo término puede utilizarse para obtener información adicional acerca del funcionamiento correcto del circuito y, por ello, para discriminar entre circuitos en fallo y libres de fallo, a través del análisis de los transitorios de corriente en las celdas de memoria durante las fases y subfases de operación del circuito.

Figura 3. 18. Celda S2I cascode durante la subfase Φ1b y medida de la corriente por el sensor.



El BIDCS se acopla a la celda de memoria en paralelo. El par de transistores MC-M6 (Figura 3.18) funciona como un espejo de corriente durante Φ1a, y este efecto se mantiene también, básicamente, durante la segunda subfase Φ1b.

En lo que se refiere a la metodología de test, la identificación de fallos en un test IDDX se realiza por medio de la comparación de los transitorios de corriente del CUT con aquellos esperados para el caso libre de fallo, incluyendo también el análisis de los cambios de la corriente estacionaria. En el caso de los circuitos SI, estos transitorios pueden obtenerse, simplemente, con un vector de test a la entrada de tipo continuo, ya que las llaves internas, por sí mismas, generan los transitorios. Este hecho facilita la generación de vectores de test, si lo comparamos con el caso de circuitos de tipo continuo, donde se precisa un pulso de tensión a la entrada.

Entre los fallos de fabricación de circuitos mixtos más frecuentes, usando aplicaciones CMOS, hemos escogido un modelo de fallos catastróficos, tal y como se ha explicado en el capítulo anterior, y similar al empleado para el test de corrientes dinámicas en circuitos continuos. Este modelo incluye: cortos de puerta GS y GD, cortos entre fuente y drenador, fallos GOS, y abiertos en los tres terminales del transistor (drenador, puerta y fuente) (ver Capítulo 2). Los cortos se han modelado mediante una resistencia de 100 Ω, mientras que los abiertos en drenador y fuente se modelaron con una resistencia de 10 MΩ en paralelo con un condensador de 1 fF. No obstante, se han simulado distintos valores para la resistencia de cortocircuito, entre 10 Ω y 1 kΩ, así como para la resistencia en los fallos de abierto, por encima de 1 MΩ, lo que supone evaluar más del 90% de posibles fallos de abierto (abrupto y débil), según se comentó en el capítulo anterior sobre valores de resistencias en abiertos en contactos y vías e interconexiones.

Ha sido necesario simplificar el modelo de fallos ya que el número de fallos posibles es muy alto, si tenemos en cuenta fallos en interconexiones, por su número elevado de posibles localizaciones. No resulta práctico, por tanto, aplicar un modelo completo y exhaustivo para cada componente del circuito, puesto que significa un aumento inaceptable en el tiempo de simulación, sin que ello implique una ventaja cierta en cuanto a validez de resultados. Por este motivo, nos hemos centrado en los fallos catastróficos (y algún fallo paramétrico extrínseco, como abiertos débiles) que afecten a los dispositivos CMOS del circuito, considerando que los fallos en interconexiones tienen menor probabilidad de ocurrencia si el circuito ha sido diseñado óptimamente. Además, dado el tamaño importante de los transistores que componen la celda de memoria, puede decirse que estos dispositivos son prácticamente insensibles a las variaciones paramétricas de la anchura y de la longitud de canal efectivas.

3.3.2. Comportamiento de la celda ante un fallo

Hemos llevado a cabo un análisis de las corrientes en las celdas de memoria S2I cuando aparece un fallo, y hemos encontrado diferentes tipos de comportamiento transitorio. En algunos casos el valor de la corriente estacionaria en cualquiera de las memorias se incrementa, comparado con el caso libre de fallo. En otros casos, el valor de esta corriente del circuito con fallo es siempre menor que en el circuito libre de fallo. Existe un tercer caso en el cual el valor de la corriente estacionaria permanece muy



cerca del correcto, a pesar de que la corriente en los transitorios es diferente, es decir, en los cambios de la fase del reloj.

Por lo tanto, si empleáramos un sensor que midiera únicamente las variaciones en el valor de la corriente estacionaria, no seremos capaces de detectar este tercer tipo de fallos. Es decir, el sensor dinámico de tipo resistivo que fue diseñado primeramente no será capaz de detectar su existencia. Esta es la causa por la que se planteó la necesidad de rediseñar el sensor para detectar este tipo de fallos si consideramos la respuesta del sensor a las corrientes dinámicas, dando como resultado el ya comentado sensor dinámico de pendiente.

Por todo lo anterior, en este trabajo, se denominará a este tipo de fallos como “de difícil detección” o “hard-to-detect faults”. Éste es el caso de los cortos drenador-fuente en los transistores cascode M1 y M2 (Figura 3.16) de la celda S2I cascode analizada [20-21].

Figura 3. 19. Corto drenador-fuente en el transistor cascode de la memoria gruesa.

La Figura 3.19 muestra un ejemplo de simulación de fallos en la cual la pendiente de la corriente transitoria es diferente en comparación con el caso libre de fallo. Es el caso de uno de los “fallos de difícil detección” mencionados; más concretamente, un corto drenador-fuente en el transistor cascode M1 (Figura 3.16), y la comparación se realiza entre las corrientes de drenador del transistor de memoria gruesa en los casos libre de fallo y con fallo.

3.3.3. Resultados de detección de fallos

Se han llevado a cabo una serie de simulaciones para probar la validez del método, primero usando la tecnología MIETEC 0,7µm, para un primer diseño, y después con la tecnología Austria Micro Systems 0,6 micras, para un segundo diseño que se mandó fabricar; obteniendo para ambas los mismos resultados de detección de fallos.



En lo referente a las simulaciones llevadas a cabo sobre celdas básicas S2I, el empleo de un sensor resistivo que detectase cuándo el consumo de corriente en la memoria era superior o inferior a unos determinados límites, permitía una cobertura de fallos del 90 %, considerando fallos de tipo corto y abiertos de drenador y fuente en los transistores de las memorias fina y gruesa de la celda, sin tener en cuenta los fallos en las llaves. Quedaban por detectar dos fallos: los cortos drenador-fuente en los transistores cascode de ambas memorias. Estos fallos no producían variación alguna en el consumo de corriente pero sí se apreciaba una modificación de la pendiente en la corriente dinámica con respecto al caso libre de fallo como se ha comentado en el epígrafe anterior (Figura 3.19).

MEMORIAS TRANSISTORES FALLOS Sensor en

memoria fina Sensor en

memoria gruesa Corto GD Corto GS Corto DS Abierto G Abierto D

MC

Abierto S Corto GD Corto GS Corto DS Abierto G Abierto D

MEMORIA GRUESA

M1


MF


MEMORIA FINA

M2

Abierto S Nota: Detectado No Detectado

Tabla 3. 1. Resultados de detección en celda S2I.

Se ha desarrollado un análisis para todos los fallos posibles que pueden detectarse con el BIDCS y se obtuvo la Tabla 3.1.

En esta tabla se han resaltado en distinto color los dos fallos de difícil detección mencionados, que no podíamos detectar empleando el sensor resistivo, puesto que el comportamiento inducido sobre la corriente de alimentación sólo presentaba una diferencia de pendiente, durante el transitorio de conmutación, con respecto al caso libre de fallo. Por tanto, podemos ver que la introducción de la etapa dinámica, frente al sensor resistivo original, permite, no sólo la detección de los dos fallos restantes, consiguiéndose así una cobertura del 100% en los tipos de fallos anteriormente citados, sino que, además, da lugar a la eliminación de la parte que detectaba el límite superior del consumo estacionario de corriente, simplificando el diseño.



Si incluimos el modelo de fallo severo en las llaves CMOS de los circuitos S2I obtenemos los resultados de simulación que se resumen en la Tabla 3.2. Hay que tener en cuenta que las llaves CMOS previenen fallos de apertura en un modelo de fallo simple, de modo que tomaremos en consideración sólo fallos de cortocircuito en las llaves que no sean redundantes. Los transistores MS1 y MS5 se corresponden con las llaves de entrada y salida de la celda, respectivamente. Las llaves MS2 y MS3, están controladas por la subfase Φ1a; y MS4 por la Φ1b. Cabe destacar que, a pesar de que los resultados de detección no son tan favorables como en el caso de fallos inyectados en los transistores que constituyen las celdas de memoria; de los fallos no detectados, sólo los cortos DS en las llaves MS2 y MS4 afectan a la copia de corriente, propiamente dicha, y por ello han sido resaltados en distinto color en la Tabla 3.2.

TRANSISTORES FALLOS Sensor en

memoria fina Sensor en

memoria gruesa Corto GD Corto GS MS1N Corto DS Corto GD MS1P Corto GS Corto GD Corto GS MS2N Corto DS Corto GD MS2P Corto GS Corto GD Corto GS MS3N Corto DS Corto GD MS3P Corto GS Corto GD Corto GS MS4N Corto DS Corto GD MS4P Corto GS Corto GD Corto GS MS5N Corto DS Corto GD MS5P Corto GS

Nota: Detectado No Detectado

Tabla 3. 2. Resultados de detección de fallos en llaves.

3.4. Extensión a circuitos de prueba

3.4.1. Descripción de los circuitos de prueba

La celda de corriente cascode S2I, objeto de análisis el epígrafe anterior, puede aplicarse en el diseño de la mayoría de los bloques básicos, como son: amplificadores, diferenciadores, o integradores. En este trabajo de extensión del método de test basado en el análisis de las corrientes dinámicas a circuitos de prueba (benchmark), se ha



elegido como tal un integrador basado en dos de estas celdas S2I, conectadas en cascada, que puede verse en la Figura 3.20.

Figura 3. 20. Integrador basado en celdas de memoria S2I cascode.

En lo que se refiere a comprobar la validez del método en circuitos analógicos de tipo continuo, se ha elegido como circuito de prueba el filtro de variables de estado sugerido en [27]. Este circuito consta de tres amplificadores operacionales interconectados tal y como muestra la Figura 3.21.

Figura 3. 21. Filtro de variables de estado.

En este caso y, como se ha comentado con anterioridad, es necesario aplicar un estímulo a la entrada del filtro, de tipo pulso, para poder llevar a cabo la detección de fallos, ya que, de este modo, aparecen transitorios en la corriente de alimentación, producidos por los cambios de la señal de entrada. Al igual que en los casos anteriores, el sensor dinámico propuesto es el encargado de analizar la naturaleza de estos cambios y convertirlo en una señal de salida go/no go.

Si aplicamos a los amplificadores operacionales OTA-Miller (con una etapa de salida clase AB) del filtro el mismo modelo de fallos catastróficos que hemos empleado para el test de la celda S2I, es posible analizar por simulación la dificultad de detectar fallos de tipo abierto y corto en el circuito, mediante la monitorización de la corriente dinámica de alimentación, tal y como hemos hecho en los circuitos de corrientes



conmutadas. De este modo, veremos que en los transistores de la entrada diferencial del amplificador, llamados M1 y M2 (Figura 3.22), los fallos tipo corto y abierto son detectados mediante análisis Iddt, empleando el primer sensor diseñado, es decir, el sensor resistivo.

Figura 3. 22. Amplificador operacional OTA Miller.

Sin embargo, los fallos de abierto de los otros transistores se muestran como lo que hemos denominado fallos de difícil detección, dado que este sensor no es capaz de detectar su existencia. Éste es el motivo por el cual, en esta extensión a circuitos de prueba de tipo continuo de nuestro método de test, basado en el análisis de las corrientes dinámicas, hemos decidido emplear el segundo de los sensores diseñados, basado en el análisis adicional de la pendiente de dicha corriente durante sus transitorios.

En la Tabla 3.3 se resumen las prestaciones más importantes simuladas del amplificador, obtenidas empleando una tensión de alimentación de 5 V y un condensador de carga de 10 pF.

PARÁMETRO SÍMBOLO RESULTADO DE SIMULACIÓN

Tensión de alimentación VDD 5 V

Ganancia DC Av0 107 dB

Rechazo en modo común CMRR 120 dB

Rechazo a la tensión de alimentación PSSR 75 dB

Frecuencia de ganancia unidad fT 2,3 MHz

Polo dominante P1 8,5 Hz

Margen de fase φm 75 º

Máxima variación de la salida SR 1,9 V/µs

Resistencia de salida Ro 300 Ω

Área A 0,05 mm2

Consumo de corriente estacionaria IDD 48 µA

Tabla 3. 3. Prestaciones simuladas del OTA



La ventaja que presentan los circuitos de corrientes conmutadas en comparación con los de tipo continuo consiste en que son sistemas discretos en el tiempo y, por ello, resulta más simple y directa la medida de la corriente dinámica, ya que tiene lugar en aquellos instantes en los que la tensión cambia. Dichos cambios se deben a modificaciones en el valor de la corriente de entrada (circuitos continuos) o a cambios de fase en los relojes de un circuito discreto. De este modo, a diferencia del test para circuitos continuos, para el integrador es únicamente necesario introducir una entrada constante, y analizar la corriente en aquellos instantes posteriores a los cambios en las fases de los relojes.

3.4.2. Resultados de simulación y comparación

En las simulaciones que se han llevado a cabo, tanto sobre el amplificador operacional, como sobre la celda S2I, los parámetros medidos han sido: la tensión de salida del girador Va (Figura 3.8) una vez realizada la conversión de la corriente dinámica, empleando para ello una carga inductiva conseguida mediante el uso del girador descrito; y la tensión obtenida de la conversión de dicha corriente con una carga resistiva. De este modo, el valor de ambos parámetros determinará la presencia de un fallo en la etapa dinámica y/o en la etapa estática de nuestro sensor, respectivamente. En el caso del amplificador operacional, se ha realizado la conversión sobre la corriente que circula a través de la etapa diferencial, mientras que en la celda S2I se ha realizado sobre la corriente que circula por la memoria fina durante una fase del reloj, y la que circula por la memoria gruesa durante la siguiente fase.

Tal y como se ha comentado con anterioridad, el empleo de una carga inductiva da lugar a mayores variaciones de tensión que las obtenidas con una carga de tipo resistivo, reforzando las componentes de frecuencia de orden superior. Fundamentalmente, la etapa dinámica del sensor compara la tensión Va del circuito en fallo con la del circuito libre de fallo, detectando si dicha tensión es inferior en 10 mV a esta última. Esto significará que la pendiente de la corriente dinámica es superior a la correspondiente al circuito libre de fallo y, consecuentemente, indicará la presencia de un fallo en el circuito.

Por otro lado, se ha comprobado en la simulación que, en el caso de aquellos fallos que dan lugar a un aumento de la corriente en estado estacionario, la etapa dinámica del sensor es igualmente efectiva para su detección, por lo cual, la etapa que determinaba el límite superior de la corriente en el sensor resistivo original ha sido eliminada, tanto para el caso de circuitos continuos como para circuitos S2I.

El valor de la salida de cada una de las etapas será de 5 V, si no se ha detectado un fallo, y descenderá hasta 0 V en caso contrario. De este modo, mediante el uso de una puerta lógica conectada a la salida de ambas etapas, el sensor indicará la presencia de un fallo si su salida global desciende hasta 0 V, pues para ello bastará con que una de las salidas se haya anulado.

La Figura 3.23 muestra la cobertura de fallos obtenida en la simulación sobre el amplificador operacional. Los fallos detectados se clasifican en función de su tipología (cortos, abiertos, GOS, y componentes pasivos) así como de la metodología de detección empleada. En dicha figura puede verse el método de test seguido en este



trabajo basado en el análisis de los transitorios de corriente, Iddt en las columnas de la izquierda, y el test DC de tensión en las de la derecha.

Figura 3. 23. Cobertura de fallos en el amplificador operacional.

El sensor detecta el 95% de los cortos, el 100% de los abiertos y el 82% de los GOS, dentro de los fallos simulados para el operacional. El método de test Iddt posee una mayor cobertura de fallos que el test DC de tensión, dado que algunos fallos, especialmente los abiertos y GOS, no producen cambios significativos en las tensiones DC de polarización en las puertas de los transistores, pero modifican las componentes en frecuencia de orden superior de estas tensiones, ya que dan lugar a retrasos en los caminos de propagación de las señales.

Centrándonos, por ejemplo, en los fallos de tipo abierto en drenador o fuente, así como en determinados fallos puente de difícil detección, se ha obtenido la Tabla 3.4, en la que se especifica, para cada tipo de fallo de los transistores simulados, la etapa del sensor resistivo de la primera versión que se encarga de su detección.

La numeración de los transistores se corresponde con la que aparece en la Figura 3.22 que describe el amplificador operacional empleado en las simulaciones.

Como se puede observar en la Tabla 3.4, con el sensor resistivo éramos capaces de conseguir una cobertura de fallos del 100% para los fallos de abierto en drenador y fuente simulados. Sin embargo, si consideramos fallos de cortocircuito en los transistores del opamp, nos encontramos con que algunos de ellos siguen sin poder detectarse con esta primera versión de sensor; como son el corto DS del transistor M2 del par diferencial de entrada, y el corto GD en el transistor M3 del espejo de corriente de la etapa diferencial. De modo que, al igual que en el caso de los circuitos S2I, es necesario incluir alguna técnica de monitorización de la pendiente de la corriente dinámica para detectar este tipo de fallos.

Es decir, algunos de estos fallos son sólo detectables utilizando un sensor que se base en la corriente dinámica, y no sólo en el consumo estacionario, ya que, en estos casos, dicho consumo es apenas superior en 1 µA al correspondiente al circuito libre de fallo, llegando, en ocasiones a ser idéntico al mismo. Sin embargo, la diferente pendiente que aparece en el circuito en fallo con respecto al caso libre de fallo, nos permite detectar la presencia del mismo, empleando un sensor dinámico.



TRANSISTORES FALLOS Etapa

up Etapa down

Sensor resistivo

Abierto D Abierto S Corto DS Corto GS

M1

Corto GD Abierto D Abierto S Corto DS Corto GS

M2


M3


M4

Corto GD Abierto D M5 Abierto S Abierto D M6 Abierto S Abierto D M7 Abierto S Abierto D M9 Abierto S Abierto D M0 Abierto S Abierto D M13 Abierto S


Tabla 3. 4. Resultados de detección en el amplificador operacional.

Si extendemos el procedimiento de detección de fallos, válido para amplificadores operacionales y celdas de memoria S2I, a los circuitos de prueba propuestos, el integrador S2I y el filtro de variables de estado, los resultados que se obtienen por simulación son diferentes para cada caso.

En el caso del integrador, se observó que cualquier fallo que se produjese en la primera celda S2I se reflejaba a la segunda y viceversa. Es más, los fallos que se detectan en el integrador S2I son los mismos que aparecían en una única celda. Como conclusión, se puede decir que el comportamiento observado para una única celda se repite en combinaciones en cascada de esa misma celda. De este modo, la presencia de un fallo, producido en una de las celdas del circuito de prueba puede ser detectado por medio de análisis dinámico de corriente, en cualquiera de las demás celdas que forman el circuito. Aplicando esta metodología de test al integrador S2I se obtiene la misma cobertura de fallos que la alcanzada en el caso de una única celda independiente.

Sin embargo, en el caso de circuitos de prueba de tipo continuo, como es el caso del filtro de variables de estado, se observa que mismo tipo de fallo no produce la misma



respuesta en todos los amplificadores operacionales del circuito. Es decir, los fallos no se reflejan de la misma manera en los transitorios de corriente del resto de los operacionales.

No obstante, se ha comprobado por simulación que la metodología de test basada en el análisis de la corriente dinámica sigue siendo válida para la detección de fallos en este tipo de circuitos continuos. Una única configuración del sensor no puede desarrollar la detección completa de todos los fallos posibles del circuito, sino que sólo es efectivo para aquellos fallos que se produzcan únicamente en uno de los opamps.

Dicho de otro modo, la configuración del sensor descrita para un amplificador operacional detecta los fallos tipo abierto del primer opamp del filtro. Para cada uno de los demás operacionales es necesario utilizar un sensor aparte, con los ajustes de configuración necesarios para cada caso.

Esto nos lleva a dos alternativas: el uso de varios sensores, uno para cada operacional del circuito de prueba, todos trabajando a la vez; o, por el contrario, el uso de un único sensor que, para diferentes ciclos de reloj cambie su configuración y realice la detección de fallos en cada operacional, mediante llaves. Es decir, tenemos que elegir entre un incremento en el área del sensor y un incremento en el tiempo necesario para llevar a cabo el test completo del circuito.

3.5. Extensión a convertidores A/D algorítmicos

3.5.1. Convertidores A/D algorítmicos de tipo cíclico con circuitos SI

La primera estructura de convertidor analizada se basa en un algoritmo cíclico [28] con atractivas ventajas en lo referente a implementación, velocidad media, área reducida y uso de pocos transistores MOS, si bien introduce un complejo esquema de conmutación. Este algoritmo, en concreto, proporciona una resolución máxima de 12-14 bits y un error de linealidad inferior a 1 LSB.

El algoritmo sigue la siguiente formulación:

( )

iref

i1-ii

iref

1ii

2

IDWW

0 no si ,2

IWts si 1D

+=

+≥= − (3.20)

El esquema simplificado del circuito diseñado para este convertidor A/D puede verse en la Figura 3.24, donde puede apreciarse que la señal analógica muestreada es aplicada a la entrada de un comparador durante el ciclo completo de conversión. En primer lugar, el circuito encargado de dividir sucesivamente Iref, llamado CD2, carga el valor de Iref en el transistor M3. Después, esta corriente se compara con la señal muestreada, de tal manera que la salida del comparador es 1 si la entrada muestreada es mayor que la corriente de referencia y 0 en caso contrario. De modo que así se obtiene el MSB o bit más significativo de la salida digital D0. Posteriormente, si D0 = 1, el valor intermedio W0, que es Iref en este primer ciclo, se almacena en M1, y CD2 carga M2 con Iref/2 y estos valores se suman y almacenan en M3, para después ser comparados de nuevo con



la entrada muestreada con el fin de obtener D1. Si D1 = 0, el valor intermedio Wi se mantiene en su valor previo Wi-1. Este mismo esquema se repite para los N-1 bits restantes hasta que se completa la palabra digital.

Figura 3. 24. Primer convertidor A/D algorítmico.

La segunda estructura de convertidor algorítmico analizada se basa en la conversión cíclica RSD (Redundant Signed-Digit), con el principio de división desarrollado en [29], el cual consiste en doblar la señal a convertir, para después comparar dicho resultado con una corriente de referencia.

Figura 3. 25. Esquema RSD

Siguiendo el esquema de la Figura 3.25, si se multiplica por dos la señal de entrada y el resultado es mayor que la corriente de referencia, el MSB de la salida digital se pone a 1 y la referencia se resta de la entrada; en caso contrario, el MSB se pone a 0 y no se realiza ninguna operación aritmética sobre la entrada. La parte que queda de dicha señal de entrada se llama corriente residual y pasa por la misma operación en los ciclos sucesivos para obtener el resto de los bits de la palabra digital.

El esquema del convertidor algorítmico que implementa esta segunda estructura se muestra en la Figura 3.26, donde puede verse que se incluye un amplificador residual de tres ciclos, introducido en [30]. Este ADC emplea un amplificador residual que dobla la



corriente en tres ciclos de reloj y que requiere de cuatro ciclos para completar la conversión de un bit. El convertidor consta de dos celdas de copia en modo corriente (current copiers), de tipo nMOS, una de tipo pMOS, un opamp, y un comparador de corriente. El convertidor inicia su operación doblando la corriente de entrada y guardándola en P1. Primero I, se carga en N1, después en N2 y, finalmente, ambas corrientes se suman y se cargan en P1 durante el tercer ciclo de conversión. Posteriormente, esta corriente se compara con Iref durante el cuarto ciclo, generando un 1 o un 0 a la salida. Esto completa la conversión del MSB.

Figura 3. 26. Amplificador residual de tres ciclos y ADC de cuatro ciclos.

Los N-1 bits restantes se obtienen del mismo modo. La corriente almacenada en P1 se carga en N1, si el bit anterior fue un 1, se resta la referencia de la corriente en P1, en caso contrario, la señal se mantiene en su valor anterior. Una vez que se fija N1, la señal se dobla, se almacena en P1, y se compara con la referencia. Esta secuencia se repite hasta que se completa la conversión para los N bits de la salida digital.

Este convertidor necesita un comparador de alta precisión y un opamp de offset reducido. Este diseño alcanza una resolución de 10 bits y una razón de muestreo de 250 kbit/s. Se pueden conseguir amplificadores residuales de mayor resolución y velocidad reduciendo el número de ciclos de reloj necesarios para la conversión.

En ambos convertidores algorítmicos existe un periodo de tiempo en el que las tres celdas de memoria que los constituyen están conectadas. En el primer caso, este periodo comprende el tiempo en el que las llaves S4, S5 y S7 están cerradas. En el segundo caso, este periodo se corresponde con la carga del transistor de memoria P1 de la celda 3 con la suma de las corrientes idénticas almacenadas en N1 y N2 durante la fase Φ3.

3.5.2. Evaluación de fallos por simulación del método de test

La evaluación de fallos llevada a cabo sobre los ADC presentados se ha concentrado en el análisis del conjunto de celdas S2I cascode que los forman. Por tanto, la parte digital de los mismos, que controla la conmutación y que constituye la lógica para la obtención de la palabra digital de salida, no ha sido considerada. Hay que tener en cuenta que la corriente que circula por estos bloques digitales, tanto los tradicionales CMOS con un consumo estacionario prácticamente despreciable, como bloques DRAM con un consumo de IDDQ mayor que los picos IDDT individuales, no pueden muestrearse



con la metodología en paralelo que se propone. La corriente de alimentación dinámica en estos bloques digitales debe, por tanto, ser analizada mediante una medida en serie con el CUT, pudiendo ser ésta efectuada y procesada dentro del chip [31, 6-7] o exteriormente [32].

Como se ha dicho anteriormente, no es la introducción de una corriente de entrada transitoria la que permite la excitación de los fallos, sino la conmutación de las llaves internas de las celdas de memoria, al cambiar el modo de operación de la misma. Y cabe subrayar el carácter “interno” de dichas llaves, puesto que ni siquiera la conmutación a la entrada o a la salida de las celdas es la causante de la excitación de dichos fallos.

La pérdida del equilibrio necesario entre tensiones y corrientes que se origina frente a un fallo, aparece como una variación en la corriente dinámica de alimentación, independientemente de si existe o no una corriente de entrada que deba ser almacenada en las celdas de memoria. Por todo lo anterior, basta una sencilla señal DC, que actúe como vector de test a la entrada, para poder aplicar nuestra metodología de test IDDT [33].

(a) (b)

Figura 3. 27. (a) Método tradicional IDDX, (b) Método basado en medidas de δIDD.

En lugar de monitorizar los cambios en la corriente de alimentación global, ∆IDD (Figura 3.27(a)), nuestro método consiste en analizar las variaciones de corriente de una única celda de memoria δIDD (Figura 3.27(b)). Por tanto, el transistor M6 de la Figura 3.8, acoplado para formar un espejo de corriente con el CUT, no se coloca en el camino de la corriente de alimentación global, evitando la degradación de la tensión de alimentación efectiva, desde el punto de vista del CUT. Por ello, el BIDCS realizará una conversión directa corriente-tensión de las variaciones de corriente δIDD del CUT [34-35]. La tensión obtenida se compara, finalmente, con dos niveles de referencia, para determinar si la corriente está por encima o por debajo de determinadas tensiones umbral más a menudo de lo esperado para el caso libre de fallo, como se ha explicado con anterioridad.

Por otro lado, al reducir el número de BIDCS a utilizar en circuitos SI complejos mediante la aplicación de un método de test que evalúe únicamente variaciones δIDD, va a ser necesario tener en cuenta los fenómenos de reflexión de fallos. En otras palabras, vamos a evaluar la cobertura de fallos global que puede obtenerse acoplando el sensor a



una única celda para analizar sus transitorios de corriente, considerando que gran parte de los fallos inyectados en otras celdas del circuito afectarán al comportamiento de la celda monitorizada. El fenómeno de reflexión de fallos no depende directamente de las llaves internas de las celdas S2I, sino de aquellas que interconectan las celdas entre sí. La conexión de una celda en fallo y, por tanto, desequilibrada, a una celda adyacente libre de fallo, hace que esta última sufra también un desequilibrio, que se refleja en su corriente dinámica de alimentación. Por ello, simplemente analizando del consumo dinámico de una celda de memoria del ADC mediante un BIDCS es posible detectar, no sólo sus propios fallos, sino también los reflejados procedentes de otras celdas.

Como es el cambio en las subfases de reloj (Φ1a, Φ1b, Φ2a y Φ2b) el que permite la excitación de los fallos, habrá cuatro periodos críticos de tiempo durante los cuales es posible distinguir un circuito en fallo de uno libre de fallo mediante análisis de la corriente transitoria. Este análisis se centrará en la ventana temporal durante la cual las tres celdas que forman el convertidor están conectadas, de modo que pueda aprovecharse el afecto de reflexión de fallos entre ellas. El BIDCS se conectará a la última de las celdas de operación de cada convertidor (M3 en la Figura 3.24 y P1 en la Figura 3.26) y se ha estudiado dos alternativas de ubicación: una que captura la corriente de drenador del transistor de memoria fina MF y otra que copia la corriente de drenador del transistor de memoria gruesa MC. Las simulaciones se han llevado a cabo sobre ambas arquitecturas de convertidor durante su modo normal de funcionamiento.

CELDA 2 CELDA 3

MEMORIAS TRANSISTORES FALLOS Sensor en memoria

fina

Sensor en memoria gruesa

Sensor en memoria

fina

Sensor en memoria gruesa

Corto GD Corto GS Corto DS Abierto G Abierto D

MC


MEMORIA GRUESA

M1


MF


MEMORIA FINA

M2

Abierto S Nota: Detectado No Detectado

Tabla 3. 5. Resultados de detección de cortos entre terminales y abiertos.



Durante la ventana temporal en la que se realiza el análisis, las dos primeras celdas están transfiriendo corriente a la tercera, en ambas arquitecturas de convertidor. Esto significa que no todas las celdas están en el mismo estado de funcionamiento durante este periodo. Este hecho tendrá un importante impacto en la reflexión de fallos, como puede verse en la Tabla 3.5.

Las tres columnas de la izquierda de la Tabla 3.5 identifican el tipo de fallo inyectado en la primera celda de memoria de cada ADC, donde los transistores se han denominado de acuerdo al esquemático de la Figura 3.24. Las dos columnas siguientes, llamadas “Celda 2” muestran si el fallo ha sido detectado por el BIDCS muestreando la corriente de drenador del transistor de memoria fina (MF) o del transistor de memoria gruesa (MC) de la Celda 2. En las dos últimas columnas el sensor muestrea las corrientes de la tercera celda de memoria del convertidor. Estos resultados de simulación son los mismos que los obtenidos al inyectar los fallos en la Celda 2 y monitorizar las corrientes de las otras dos celdas, para ambas implementaciones de convertidor. Esto se debe a que ambas celdas son iguales y se encuentran en el mismo modo de funcionamiento.

Como podemos observar de los resultados de la Tabla 3.5, existen 4 tipos de fallos, de los inyectados en la Celda 1, que no pueden detectarse aprovechando el mecanismo propio del circuito para la reflexión de fallos. Estos son los cortos entre drenador y fuente de los transistores cascode de las dos memorias, y los abiertos en puerta de ambos transistores cascode de la memoria fina. Como ya se ha dicho, nos encontramos con el mismo resultado para estos fallos inyectados en la Celda 2, monitorizando las corrientes de las memorias de las Celdas 1 y 3. Sin embargo, estos fallos son perfectamente detectables si la corriente monitorizada pertenece a la misma celda en la que los fallos han sido inyectados, puesto que nos encontramos frente al caso de celda aislada en la que la cobertura de fallos era del 100%.

(a) (b)

Figura 3. 28. Fallo corto DS en el transistor cascode de la memoria gruesa de la Celda 1: (a) salida del girador, y (b) corriente en la Celda 3.



En la Figura 3.28 podemos ver el caso de uno de los fallos no detectados por el BIDCS, el fallo drenador-fuente en el transistor cascode de la memoria gruesa de la Celda 1 del convertidor de la Figura 3.24. Si monitorizamos la corriente dinámica que pasa por la memoria gruesa de la Celda 3 (Figura 3.28(b)), podemos apreciar que las corrientes correspondientes al caso libre de fallo (color negro) y con fallo (color rojo) son prácticamente iguales. El error de corriente inducido no supera los 0,02µA, y el retraso de la señal es inferior a los 5ns. Vemos entonces que este fallo, que en la Celda 1 induce un cambio de pendiente de la corriente de dicha celda, no se ve apenas reflejado en el comportamiento de la Celda 3 y, por tanto, tampoco en la salida del girador (Figura 3.28(a)) en el caso en fallo (color rojo), en comparación con el caso libre de fallo (color negro). Además, es necesario contar con el convertidor A/D completo para evaluar la degradación de prestaciones que supondría la presencia de este fallo y, por tanto, si éste implica el no cumplimiento de las especificaciones.

En cuanto al fenómeno de reflexión de fallos y de la capacidad de detección del BIDCS, dentro de los fallos catastróficos de cortocircuito y abierto en drenador o fuente inyectados en los transistores de la Celda 1 del convertidor de la Figura 3.24, podemos destacar cuatro efectos típicos inducidos sobre el comportamiento de la corriente de drenador del transistor de memoria gruesa de la Celda 3 monitorizada (ID_MG_C3):

Figura 3. 29. Fallo de cortocircuito DS en el transistor de memoria fina de la Celda 1.

• Tipo 1: El primero de estos efectos es el mostrado en la Figura 3.29, en el que el fallo produce un incremento de la corriente en la propia celda afectada por el fallo, que se traduce en un incremento substancial de la corriente



monitorizada en la Celda 3 (gráfica inferior). Este es el caso, por ejemplo, del fallo de cortocircuito entre los terminales de drenador y fuente del transistor de memoria fina de la Celda 1. Como podemos observar en la gráfica superior de la Figura 3.29, el BIDCS detecta el incremento de la pendiente de subida de la corriente ID_MG_C3, que se traduce en una disminución de la tensión de salida del girador en el caso en fallo (color rojo), en comparación con el caso libre de fallo (color negro).

Figura 3. 30. Fallo de cortocircuito DS en el transistor de memoria gruesa de la Celda 1.

• Tipo 2: En este caso, que es el que se muestra en la Figura 3.30, el fallo produce prácticamente una anulación de la corriente de drenador del transistor afectado, lo que se traduce en una disminución global de la corriente ID_MG_C3 en comparación con el caso libre de fallo (color negro, gráfica inferior). La tensión de salida del girador (gráfica superior) detectará el cambio de signo de la pendiente de la corriente ID_MG_C3. Este es el caso, por ejemplo, del cortocircuito drenador-fuente en el transistor de memoria gruesa de la Celda 1.

• Tipo 3: Este tipo de comportamiento inducido en ID_MG_C3 por la presencia de un fallo en la Celda 1 puede verse en la Figura 3.31. Éste es el caso de un corto puerta-drenador en el transistor de memoria fina de la Celda 1. En esta figura se puede observar que la disminución en la corriente media ID_MG_C3 es menos significativo que en el caso anterior, si bien la detección del fallo por parte del girador se basa en el cambio en el signo de la pendiente de dicha corriente.



Figura 3. 31. Fallo de cortocircuito GD en el transistor de memoria fina de la Celda 1.

• Tipo 4: Éste es el visto en la Figura 3.28, en el que el cambio de pendiente en la corriente de alimentación de la Celda 1 apenas produce error de copia y retraso en el comportamiento de la Celda 3 y que, no puede ser detectado por nuestro BIDCS.

En lo referente a los fallos GOS, la Tabla 3.6 resume los resultados de detección. Las dos columnas de la izquierda describen la localización del fallo en cada celda. Las dos siguientes los parámetros del modelo de fallo GOS correspondientes, y que responden a los modelos descritos en el capítulo anterior de esta tesis, en función de si el transistor afectado por el fallo es de tipo nMOS o pMOS. Por último, las tres columnas de la izquierda hacen referencia a los resultados de detección, dependiendo de la celda del convertidor donde han sido inyectados.

Como se ha visto en los resultados mostrados anteriormente, la detección es mayor para el caso de conectar el BIDCS de tal modo que muestree la corriente de la memoria gruesa de la Celda 3, siendo ésta la ubicación elegida para obtener los resultados de la Tabla 3.6. Esta elección se basa en el hecho de que no existe fallo inyectado que pueda detectarse exclusivamente con el BIDCS en cualquier otra ubicación.

Como se puede observar, de los fallos GOS inyectados, sólo existe un tipo que pueda considerarse indetectable mediante el empleo de esta metodología de test. Se trata del fallo GOS en el transistor cascode de la memoria fina (de tipo pMOS) de las Celdas 1 y 2 (análogas en cuanto a funcionamiento), el cual no puede ser detectado siquiera para los valores más bajos de RGOS. Para el resto de los casos considerados no detectados, puede verse que este hecho se produce para valores de RGOS = 1 MΩ. Es decir, la capacidad de detección no dependerá de la ubicación del defecto, sino del valor óhmico



del mismo. Por ejemplo, para el caso del GOS en el transistor cascode de la memoria gruesa, el fallo puede detectarse para valores de resistencia equivalente inferiores a 250 kΩ en fallos inyectados en la Celda 3, e inferiores a 5 kΩ para el caso de las Celdas 1 y 2 (menor reflexión de fallos), independientemente del valor de k.

MEMORIAS TRANSISTORES RGOS k CELDA 1 CELDA 2 CELDA 3

0,1 0,5 1 Ω 0,9 0,1 0,5 1 kΩ 0,9 0,1 0,5

MC

1 MΩ 0,9 0,1 0,5 1 Ω 0,9 0,1 0,5 1 kΩ 0,9 0,1 0,5

MEMORIA GRUESA

M1

1 MΩ 0,9

1 Ω ---- 1 kΩ ---- MF 1 MΩ ---- 1 Ω ----

1 kΩ ----

MEMORIA FINA

M2 1 MΩ ----


Tabla 3. 6. Resultados de detección de fallos GOS.

En la Figura 3.32 puede verse la salida del girador del BIDCS cuando se inyecta un fallo GOS en el transistor cascode de la memoria fina de la Celda 1. En este caso, análogamente al fallo de cortocircuito drenador-fuente del transistor cascode visto en la Figura 3.28, el error de corriente máximo inducido en la corriente de la memoria gruesa de la Celda 3 es inferior a los 0,03µA. Por tanto, la salida del girador en el caso en fallo (color negro) apenas se diferencia de la del caso libre de fallo (color naranja). Esto es debido a que la celda S2I, por su propio principio de funcionamiento, al conectarse en cascada con otras celdas de memoria iguales, se caracteriza por una cancelación parcial de los errores de copia de corriente. Este fallo, por tanto, no puede ser detectado por nuestro BIDCS, pero no impide el funcionamiento del convertidor, aunque es de suponer que implique una degradación en las especificaciones de linealidad del ADC.



Figura 3. 32. Fallo GOS en el transistor cascode de la memoria fina de la Celda 1.

Los valores límite para la detección de fallos se han establecido mediante el análisis de las señales del CUT obtenidas por simulación cuando se inyecta un fallo y, posteriormente, mediante comparación de su valor con el esperado en el caso libre de fallo. Además, también se han tenido en cuenta los datos obtenidos por análisis de Montecarlo, el ruido, y la incertidumbre en la medida debido al empleo de equipos de test de baja resolución. También se han elegido las tolerancias basándose en los resultados de simulación empleados para fijar los límites de detección. Se considera que un fallo es detectado si existe una desviación mayor de 100 nanosegundos en la anchura de cualquiera de los pulsos de salida proporcionados por el comparador de ventana del BIDCS.

Un aspecto importante a destacar es el referente a las limitaciones del método de test inducidas por la variación de los parámetros de proceso. Como se ha señalado anteriormente, no sólo el CUT, sino también el BIDCS, son sensibles a estas variaciones, si bien, no se ha considerado para fijar los límites de detección. Esto se debe a que se ha supuesto que se cuenta con una caracterización precisa de dichos parámetros o, en su defecto, con la firma digital de lo que se denomina un “golden device”, disponible para llevar a cabo el test propuesto.

Sólo dos de los fallos inyectados en la Celda 1 pueden detectarse mediante su reflexión en el funcionamiento de la Celda 2, tanto en uno como en el otro de los ADCs considerados. Esto es debido a que durante el periodo de tiempo en el que se realiza el muestreo de corriente por el sensor, ambas celdas han efectuado la carga de sus condensadores y tienden fuertemente a mantener las mismas tensiones y corrientes que en su fase de operación anterior.

La reflexión de fallos inyectados en la Celda 1, muestreando la Celda 3, va a depender del transistor cuya corriente de drenador se esté analizando. Aunque algunos se reflejan en ambos transistores de memoria (MF y MC), es la corriente dinámica de



drenador de la memoria gruesa la que se ve más afectada y, por tanto, la que permite una más fácil detección del fallo.

En resumen, la mayoría de los fallos inyectados en las Celdas 1 y 2 del convertidor influyen en la corriente dinámica de alimentación de la Celda 3, puesto que esta celda está cargando los condensadores de sus transistores durante el periodo de tiempo en el que se efectúa el test. Esta metodología permite la obtención de una cobertura de fallos para ambos convertidores del 100% para la celda monitorizada (comportamiento en fallo igual al de celda aislada) y de más del 86% para fallos reflejados a partir de otras celdas del mismo circuito complejo.

En total, considerando que se han inyectado y simulado 12 fallos de tipo GOS, 12 cortos, y 12 abiertos, por cada celda del convertidor, tenemos un total de 108 fallos simulados. De éstos, sólo 10 no pueden ser detectados por el BIDCS muestreando la corriente de la memoria gruesa de la Celda 3: 2 cortos DS en los transistores cascode de las Celdas 1 y 2 (2 cortos/celda x 2 celdas = 4 cortos), 2 abiertos en puerta en los transistores de la memoria fina de las Celdas 1 y 2 (2 abiertos/celda x 2 celdas = 4 abiertos)y GOS en los transistores cascode de la memoria fina de dichas celdas (1 GOS/celda x 2 celdas = 2 GOS). De modo que, en total tendremos una cobertura de fallos del 90,74%.

Un modo directo de incrementar la cobertura de fallos consiste en implementar un modo de test específico, similar al empleado en [36], reconfigurando el esquema de conmutación de los relojes del circuito [34-35]. En este modo de test se conectan las tres celdas de modo que se convierten en un conjunto equilibrado, aislado de cualquier corriente de entrada no relacionada con el intercambio de carga entre celdas, tal y como se muestra en la Figura 3.33.

Figura 3. 33. Reconfiguración de las celdas de memoria durante el modo test.

En este sentido, nos encontramos con celdas iguales que tienen sus llaves internas cerradas al mismo tiempo, lo que significa que las tres se ven forzadas a tener la misma corriente de drenador, tanto en el transistor de memoria fina, como en el de memoria gruesa. Por tanto, un fallo en uno de los transistores de una de las celdas desequilibra el conjunto, y las corrientes resultantes se ven necesariamente afectadas, en comparación con el caso libre de fallo, incluso para celdas en las que no se haya inyectado fallo alguno.



Por ejemplo, consideremos un fallo de abierto en el contacto de drenador en el transistor de memoria fina de la Celda 1 del primer convertidor. Este fallo desconecta una de las tres ramas del circuito conectadas a VDD (Figura 3.34), lo que supone que la corriente de drenador del transistor afectado es nula. En esta situación todas las celdas tendrán que modificar la corriente de drenador que circula por su memoria gruesa en δJerror. Como resultado, tenemos que el fallo en una de las celdas se refleja en la corriente de alimentación de las restantes, aunque estén libres de fallo. Por ello, es posible detectar todos los fallos propuestos simplemente monitorizando la corriente dinámica de cualquiera de las tres celdas del circuito.

Figura 3. 34. Ejemplo de reflexión de fallos.

Si comparamos ambas metodologías de test, podemos destacar que el empleo de este modo de test específico necesita de unos requerimientos, en términos de precisión del sensor, mucho más relajados, para obtener los mismos resultados de detección que cuando el test se realiza durante el modo normal de funcionamiento del circuito. Esto se debe a que la reflexión de fallos se ve favorecida por la reconfiguración del circuito en el modo test. Es más, mientras que para el test en modo normal el BIDCS ha de ser conectado a la Celda 3 para maximizar la cobertura de fallos, en el modo test éste puede conectarse a cualquiera de las celdas, con idénticos resultados de detección. Sin embargo, este modo de test a medida (ad-hoc) tiene una importante desventaja, que consiste en la necesidad de modificar la secuencia de conmutación de los relojes del circuito. Por todo lo anterior, podemos decir que este modo de test específico sólo es rentable para circuitos SI complejos, en los que la reflexión de fallos entre celdas adyacentes no sea lo suficientemente clara como para obtener una óptima cobertura de fallos monitorizando una única celda durante el modo normal de operación del circuito.

3.5.3. Resultados experimentales

Se ha integrado un circuito de prueba en tecnología AMS 0,6 micras para la evaluación experimental del método de test. Este circuito se corresponde con las tres celdas de memoria S2I cascode, las celdas de entrada y salida, y la lógica de control de la conmutación, descritas para el convertidor algorítmico de la Figura 3.24, así como el BIDCS acoplado al transistor de memoria gruesa (MC) de la última de las celdas de memoria (Figura 3.35).



Figura 3. 35. Detalle del circuito de prueba experimental.

Además de la implementación libre de fallo, se han incluido algunos circuitos con un único fallo cada uno. De este modo, es posible analizar el efecto aislado inducido por cada fallo en la corriente dinámica de alimentación de la última celda de memoria, mediante la comparación directa con la de su homóloga en el caso libre de fallo. Los fallos catastróficos inyectados en los circuitos en fallo implementados son: cortos entre puerta y drenador, o fuente, de los transistores; así como abiertos en los terminales de drenador y fuente [37].

TRANSISTORES TAMAÑO (W/L)

M6 2 µm/25 µm

M0 1 µm /12,5 µm

M1 5 µm/2 µm

M2A, M2B 2 µm /5 µm

MC 15 µm /10 µm

M3 10 µm /2 µm

M4 2 µm /25 µm

ÁREA TOTAL 2275 µm2

CONSUMO MEDIO 38,5 µA

ERROR MÁX. INDUCIDO 0,5 nA

Tabla 3. 7. Características del BIDCS implementado experimentalmente.

En la Tabla 3.7 se resumen las características principales del sensor dinámico de corriente implementado para el circuito experimental. En ella, además de ver el tamaño



de los transistores que forman el BIDCS según la nomenclatura empleada en la Figura 3.8, se evalúa el impacto del mismo en el funcionamiento de los bloques del ADC incluidos en el diseño. En lo que se refiere a área, el sensor ocupa un total de 2275 µm2, lo que frente al área total de las celdas más el área del generador de pulsos de las fases y subfases de reloj (115.575 µm2 + 47.187 µm2 = 162.762 µm2 ≈ 0,163 mm2) supone únicamente un 1,4 % de dicho área. El consumo medio del BIDCS es de 38,5 µA, es decir, un 8,56 % del consumo medio de las cinco celdas de memoria que constituyen la parte analógica del ADC. El error máximo de copia de corriente debido a la presencia del BIDCS es de 0,5 nA, frente a los 6 nA de error de corriente máximo inducidos por la propia operación de las celdas de memoria. Por último, no se aprecia retraso en la señal de corriente de salida debido a la presencia del BIDCS.

El vector de test de entrada usado experimentalmente es una corriente continua de 10 µA, mientras que cada celda S2I cascode se alimenta con una corriente de 90 µA. El parámetro a medir será la tensión obtenida de la conversión corriente-tensión en el BIDCS antes de pasar por el comparador de ventana (nodo Vout de la Figura 3.8). Por lo tanto, la señal medida en el pin correspondiente a la salida del sensor será una tensión analógica que representa la corriente a través del transistor de memoria gruesa de la tercera celda S2I cascode del convertidor, sin niveles digitales. Los fallos se considerarán detectados si la medida de dicha tensión de salida del sensor se desvía más de 50 mV con respecto al valor medio de la tensión de salida del sensor en la configuración libre de fallo.

FALLOS TRANSISTORES LOCALIZACIÓN DETECCIÓN

Corto DS MC Celda 1

Corto DS MF Celda 1

Corto DS M1 Celda 1

Abierto D M2 Celda 1

Corto GD MF Celda 1

Abierto D M2 Celda 3

Corto DS M1 Celda 3


Tabla 3. 8. Resultados experimentales de detección.

La Tabla 3.8 resume los resultados de detección obtenidos a partir del circuito de prueba descrito. La primera columna hace referencia al tipo de fallo, la segunda al transistor afectado, y la tercera indica la celda donde se ha inyectado dicho fallo.

Dentro de los fallos de cortocircuito entre terminales del transistor y abiertos en drenador y fuente, previamente simulados, se han elegido siete fallos que pueden considerarse, no sólo los más difíciles de detectar, sino también como los más representativos en cuanto a las diversas respuestas del circuito frente a un fallo. En este sentido, es posible extrapolar los resultados experimentales obtenidos, dado que si uno de estos siete se detecta, entonces el resto de los fallos que originan una salida del sensor similar también son detectados, y viceversa.



Para los fallos inyectados en la Celda 3, cuya corriente es directamente copiada y analizada por el sensor, todos los fallos estudiados son detectados. Centrándonos en el problema de reflexión de fallos inyectados en una celda distinta de la monitorizada, para evaluar la capacidad de detección del BIDCS, se han elegido aquellos que resultan más representativos, según la clasificación en cuatro tipos principales empleada en el apartado anterior de simulación.

Figura 3. 36. Medida experimental de la salida del BIDCS (a) el caso libre de fallo, y en (b) el fallo

de cortocircuito DS en el transistor de memoria fina de la Celda 1.

• Tipo 1: En el caso del fallo de cortocircuito entre los terminales de drenador y fuente del transistor de memoria fina de la Celda 1, mostrado en la Figura 3.36, el BIDCS detecta el incremento de la pendiente de subida de la corriente ID_MG_C3, que se traduce en una disminución de la tensión de salida del girador en el caso en fallo (Figura 3.36(b)) con respecto al caso libre de fallo (Figura 3.36(a)), lo que implica la detección del fallo. La diferencia en la forma de onda de salida del BIDCS con respecto a la simulación se debe a que en ésta no se tuvo en cuenta la capacidad de carga asociada al pad de salida del sensor en el chip.

Figura 3. 37. Medida experimental de la salida del BIDCS (a) el caso libre de fallo, y en (b) el fallo

DS en el transistor de memoria gruesa de la Celda 1.



• Tipo 2: En el caso del fallo de cortocircuito entre los terminales de drenador y fuente del transistor de memoria gruesa de la Celda 1, como podemos observar en la Figura 3.37, la salida del sensor en el caso en fallo (Figura 3.37(b)) excede tanto el límite superior como el inferior del comparador de ventana, en relación al caso libre de fallo, cuya forma de onda se muestra en la Figura 3.37(a), ratificando los resultados obtenidos por simulación.

(a) (b)

Figura 3. 38. Medida experimental de la salida del BIDCS en (a) el caso libre de fallo, y en (b) el fallo GD en el transistor de memoria fina de la Celda 1.

• Tipo 3: En la Figura 3.38 puede verse que, en este caso (cortocircuito puerta-drenador en el transistor de memoria fina de la Celda 1), al igual que en los anteriores los resultados experimentales ratifican los obtenidos por simulación, validando la capacidad del sensor para la detección de los fallos que inducen todo comportamiento análogo al mostrado, en el que se produce una disminución significativa en la tensión de salida del BIDCS debida al cambio en el signo de la pendiente de la corriente ID_MG_C3.

(a) (b)

Figura 3. 39. Medida experimental de la salida del BIDCS en (a) el caso libre de fallo, y en (b) el fallo DS en el transistor cascode de la memoria gruesa de la Celda 1.



• Tipo 4: Si comparamos la respuesta del BIDCS para los casos en fallo (Figura 3.39(b)) y libre de fallo (Figura 3.39(a)), la salida del sensor en el caso en fallo está muy cerca de la tensión correspondiente al caso libre de fallo como para poder distinguirse con un simple comparador de ventana. El valor medio de la tensión de salida es prácticamente idéntico, y los valores máximos y mínimos no superan los límites umbral establecidos de ±50 mV respecto a dicha tensión media. Éste es el caso del cortocircuito entre drenador y fuente en el transistor cascode de la memoria gruesa y, por ello, se considera indetectable. Este resultado es extrapolable al fallo de cortocircuito entre drenador y fuente, y al fallo GOS, en el transistor cascode de la memoria fina, cuyo efecto sobre la corriente monitorizada es análogo.

En resumen, mediante la aplicación de esta metodología de test, consistente en el análisis de las variaciones de la corriente de alimentación de una única celda de memoria, se ha obtenido una cobertura de fallos del 100% para los inyectados en la Celda 3, que es la monitorizada, y un 93% de cobertura de fallos global. Los resultados experimentales prueban que es posible conseguir una alta cobertura, aprovechando los mecanismos de reflexión de fallos, con el circuito funcionando en modo normal, sin tener que recurrir a modificación alguna de la secuencia de conmutación de los relojes del circuito [38-39].

3.6. Conclusiones

En este capítulo se ha presentado una metodología de test aplicada a circuitos de corrientes conmutadas que se basa en el análisis de la corriente dinámica de alimentación, IDDX, del circuito SI. Este método se centra en el estudio de las variaciones de la corriente de alimentación de una sola de las celdas de las que forman parte de un circuito complejo SI, δIDD.

Para muestrear los transitorios de corriente se ha diseñado un sensor de corriente dinámica (BIDCS) con el fin de priorizar la información obtenida de las componentes de alta frecuencia de la corriente, frente a la proporcionada por su componente estacionaria. Por este motivo, se ha implementado una inductancia, que actuará como elemento de carga en la conversión corriente-tensión.

Para probar la validez de este método se han llevado a cabo una serie de simulaciones y de medidas experimentales sobre diferentes circuitos de prueba, todos ellos basados en las celdas de memoria S2I cascode: celda aislada, integrador, y dos convertidores A/D algorítmicos.

El BIDCS, en este último caso, se ha conectado a la última de las celdas de operación, para detectar variaciones anómalas de corriente δIDD, debidas a la presencia de un fallo en cualquiera de las celdas de memoria del CUT.

Mediante el empleo de un único BIDCS ha sido posible obtener una alta cobertura de fallos aprovechando los mecanismos de reflexión de fallos durante el modo normal de operación del circuito.

Sin embargo, cabe señalar que la principal limitación de este método consiste en la sensibilidad del CUT y del BIDCS frente a variaciones en los parámetros de proceso, tal y como se ha podido comprobar a través de las medidas experimentales sobre el circuito



ADC de prueba. Por ello, es preciso contar con una caracterización precisa del proceso de fabricación o con una firma digital procedente de un “golden device”. También puede ser de utilidad incluir metodologías de firmas de corriente, o de relaciones de corriente (current ratios) que, a partir de la realización de varias medidas, empleando distintos vectores de test, permitan superar las dos mayores limitaciones de las estrategias de test de corriente: la sensibilidad a la variación de los parámetros de proceso, y la presencia de altas corrientes de fondo (asociadas con las nuevas tecnologías de dimensiones nanométricas).

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Capítulo 4. Métodos de test para convertidores analógico-digitales 151

Capítulo 4

Métodos de test para convertidores analógico-digitales

Tradicionalmente, tras el diseño de un convertidor de datos y su fabricación y, antes de que éste se incluya en el catálogo de productos del fabricante, se realizan una serie de medidas que verifiquen que el funcionamiento del mismo cumple con sus especificaciones. De este modo, es posible depurar los fallos del circuito al principio de su vida útil, lo que mejora el rendimiento futuro. Esta fase, que recibe el nombre de caracterización, normalmente, se lleva a cabo con técnicas de test poco automatizadas que emplean bancos de equipos de medida que incluyen fuentes de alimentación, generadores de señal, osciloscopios, etc… Es importante realizar una caracterización lo más completa posible del circuito, ya que detectar e identificar problemas en las primeras etapas de producción, puede demandar cambios en el propio diseño, que el ingeniero habrá de tener en cuenta para realizar ajustes, en función de los resultados de las medidas. Además, una caracterización completa será de utilidad para establecer los límites seguros de funcionamiento del circuito.

Después de que el diseño haya sido validado, existe una rutina de test de producción que, en la moderna industria de circuitos integrados, se lleva a cabo sobre una plataforma ATE (Automatic Test Equipment). Este equipamiento proporciona un amplio rango de recursos de test, desempeñando desde las rutinas más simples, como el test de continuidad, hasta otras más complejas, como el test SNR, para comprobar la linealidad estática y dinámica. Un ATE puede manejar una gran cantidad de circuitos, de manera muy eficiente, realizando cientos de comprobaciones en unos pocos segundos, sobre dispositivos de más de cien pines, dado que su test controlado por computador y su equipamiento de medida están dispuestos, de tal modo, que es posible comprobar una unidad con una mínima interacción humana.


152 Capítulo 4. Métodos de test para convertidores analógico-digitales

Un sistema ATE completo incluye tanto hardware como software, consistiendo el primero, generalmente, en un cabezal de test, una unidad central, y una estación de trabajo empleada para acceder a la fuente de medida. A través del test a nivel oblea es posible eliminar los dados defectuosos, que son desechados y, por tanto, no encapsulados. Una vez que los dados en condiciones óptimas son encapsulados, se efectúan nuevas rutinas de test para comprobar su funcionalidad después de la posible pérdida de prestaciones causada por el proceso de encapsulado. La ventaja que presenta el ATE radica en la repetibilidad de los procesos y en la eficiencia a nivel coste, para grandes volúmenes de producción. No obstante, su principal desventaja se relaciona con los costes iniciales, es decir, los de equipos, programación, montaje y puesta en funcionamiento.

El proceso descrito es común para cualquier circuito mixto, siendo preciso, para el caso concreto de los convertidores de datos, adaptar el software y los recursos de medida a esta aplicación específica.

4.1. Placa de test

La caracterización y el test de los circuitos integrados precisa el uso de una placa como la que se muestra en la Figura 4.1, que alberga el propio circuito integrado, proporciona la señal, y alimenta el circuito, además de llevar los resultados de conversión a la unidad de procesado. El diseño de esta placa es, a menudo, crítica, puesto que debe ser capaz de preservar la calidad de los parámetros a medir. Más concretamente, las PCBs (Printed Circuit Boards) empleadas para realizar el test de circuitos de alta resolución y/o velocidad, requieren un especial cuidado en lo que se refiere a la medida de la distorsión armónica total (THD), rango dinámico libre de espurios (SFDR), distorsión de intermodulación (IMD), y otras características dinámicas con rangos de conversión de cientos de mega muestras por segundo.

Figura 4. 1. PCB típica para una interfaz ATE [1].



En general, la placa empleada para validación y, lo que es más importante, para el test de convertidores de datos, debe ser cuidadosamente diseñada para evitar falsos errores causados por la propia placa, en lugar de por el convertidor. Además, será preciso asegurar la precisión y el calibrado adecuado de la instrumentación utilizada.

Las caídas de tensión en las señales de tierra deberán mantenerse mínimas, y las corrientes transitorias de conmutación, generadas por los circuitos digitales, y que circulan por las líneas de alimentación y de retorno de tierra, habrán de permanecer bien separadas de las líneas de señal analógica. Cuando la presencia de grandes corrientes en el dispositivo da lugar a caídas de tensión en las señales de alimentación, entonces la placa habrá de medir el error con una conexión de tipo Kelvin y, si fuera necesario, permitir el ajuste de la alimentación.

Dado que para medir las características dinámicas del circuito integrado es, con frecuencia, necesario contar con generadores de señal o analizadores de espectro de precisión adecuada para diferentes rangos de frecuencia, la placa debe proporcionar entradas y salidas múltiples, así como facilitar la conmutación entre las mismas. Esta conmutación puede ser controlada mediante software, que también regule la configuración de medida, y defina el procesado de señal a llevar a cabo durante o después (off line) de la adquisición de datos.

En el caso concreto del diseño de placas de test para los convertidores de datos de alta velocidad, que es el que más nos interesa en este trabajo, se han de seguir ciertas recomendaciones prácticas, como son:

• Todos los condensadores de bypass deben estar muy cerca del dispositivo, preferiblemente en el mismo lado que el convertidor, usando componentes de montaje superficial para lograr una longitud de línea mínima, baja inductancia, y baja capacidad parásita.

• Las fuentes analógicas y digitales, referencias, y entradas de modo común deben de ser bypaseadas a tierra con condensadores cerámicos, efectivos para alta frecuencia, en paralelo con grandes condensadores electrolíticos, efectivos para baja frecuencia.

• Se deben usar placas multicapa, con tierras y alimentaciones separadas, para asegurar un nivel máximo de integridad de la señal.

• Se debe emplear un plano de separación de tierra que coincida con la localización física de los pines de tierra digitales y analógicos del encapsulado del convertidor, y que mantenga la impedancia de ambos planos lo más baja posible.

• Cuando se utilicen tierras separadas, habrá que unirlas en un único punto (normalmente el hueco entre las tierras digital y analógica) con una baja resistencia de montaje superficial, de entre 1 y 5 Ω, una gota de ferrita, o un corto directo. Esto asegurará que las corrientes de tierra digitales con ruido no interfieran con el plano de tierra analógica.

• Se deben llevar las señales digitales de alta velocidad bien alejadas de cualquier señal analógica sensible.



• También se debe mantener todas las líneas de señal conectadas, y evitar giros de 90º. Es preferible usar giros de 45º, o redondeados, en su lugar.

• Siempre hay que tratar la señal de reloj como una señal analógica, pero llevarla lejos, tanto de las que lo son realmente, como de otras líneas digitales.

4.2. Test de calidad y fiabilidad

Tanto la calidad, como la fiabilidad de los circuitos integrados, son aspectos importantes que deben asegurarse, también, para el caso de los convertidores de datos. La calidad requerida viene determinada por el llamado nivel aceptable de calidad, o AQL, que se define como la fracción mínima planificada de unidades enviadas que deben estar libres de defectos.

Dado que una alta calidad implica la obtención de circuitos fiables, asegurarla llevará consigo la aplicación de técnicas de test de tensión y de envejecimiento acelerado, con el fin de determinar cómo va a comportarse el circuito bajo condiciones extremas, y por cuánto tiempo se va a mantener invariable su rendimiento. En estos casos, el circuito bajo test (CUT) se mide antes y después de cada rutina de test de tensión mecánica para encontrar posibles variaciones de parámetros. Estas rutinas de test cobran mayor importancia para aplicaciones, como la aeroespacial, en las que las condiciones ambientales son particularmente duras. Aunque el estudio de este tipo de ensayos o rutinas de test no forma parte de los objetivos de este trabajo, sí merece la pena introducir los tests de fiabilidad más comunes, entre los que se incluyen:

• Test de vida operativa a alta temperatura (HTOL): Las distintas partes del circuito se introducen en un hormo donde se las hace funcionar durante cientos de horas, y así simular el rendimiento obtenido tras décadas de uso, teniendo en cuenta el efecto de aceleración del envejecimiento producido por las altas temperaturas.

• Test de autoclave (PCT o pressure cooker test): El autoclave hace uso de condiciones de presión, humedad, y temperatura extremas para evaluar la capacidad de protección del encapsulado. Este test verifica la existencia de contaminación en el dado, corrosión en los contactos, o fenómenos debidos a cualquier debilidad o defecto del encapsulado.

• Test de descarga electrostática (ESD): Una descarga electrostática puede dañar permanentemente un circuito integrado que no se encuentre correctamente protegido, o que sea manejado de forma inadecuada. El test ESD tendrá como fin verificar la efectividad de las protecciones del chip CMOS frente a grandes tensiones, causadas por tres mecanismos posibles: manipulación humana, generación de sobretensiones en la máquina, y carga electrostática del dispositivo durante la fabricación.

• Test de “latch-up” (LU): El “latch-up” es el fenómeno causante de que una parte del circuito integrado sufra una corriente excesiva, lo que altera su rendimiento de modo permanente. El test de “latch-up” aplica distintas



corrientes a parte de los pines del circuito para evaluar si existe riesgo de que aparezca un cortocircuito eléctrico interno.

4.3. Procesado de datos

Un adecuado procesado de los datos de medida posibilita la estimación de las especificaciones más importantes de un convertidor. La técnica de ajuste que examina la salida, resultante de introducir como entrada una rampa o una señal sinusoidal, permite obtener parámetros como la ganancia, el offset, y los coeficientes armónicos, por medio de un ajuste lineal, polinómico, o sinusoidal. Con un procesado posterior, podremos conseguir un histograma de la salida (para una entrada tipo rampa o sinusoidal) y así medir el DNL y, por añadidura, el INL.

4.3.1. Ajuste lineal o “Best-fit line”

La técnica de ajuste lineal (best-fit line) de las características de entrada/salida de un ADC emplea una secuencia de n datos digitales Yi, con i= 1,…,n; generados por señales de entrada lineales que cubran todo el rango dinámico del convertidor. La expresión de la línea de ajuste es:

osYiG(i)Y +⋅= (4.1)

donde G es la ganancia, e Yos el offset del convertidor.

El método de mínimos cuadrados, como su propio nombre indica, minimiza la suma cuadrada de residuos, que para el punto i-ésimo, será la diferencia entre la respuesta medida Yi y la respuesta ajustada iY :

iii YYr −= (4.2)

La suma cuadrada de los residuos será:

( ) ( )[ ]∑ ∑∑ +⋅−=−==n

1

n

1

2osi

2ii

n

1

2i YiGYYYrS (4.3)

A través de la minimización de S, se obtienen los valores de ganancia y offset que mejor se ajusten a la respuesta lineal.

Este método puede extenderse a polinomios de grado superior con el fin de determinar los coeficientes de ajuste a emplear para las especificaciones de distorsión armónica.

El ajuste de mínimos cuadrados asume que la calidad, en cuanto a precisión, de todos los datos utilizados, es la misma. Sin embargo, puede suceder que algunos puntos tengan menor precisión, al corresponderse con entradas en regiones críticas, o donde la entrada ha sido corrompida ocasionalmente. Debido a que la pobre calidad de una parte de los datos usados va a influir al ajuste, será necesario identificarlos y eliminarlos de la secuencia. Otra posibilidad consiste en asignar pesos a cada término residual de la



ecuación (4.3) antes de que se emplee en el proceso de ajuste. En este último caso habrá que minimizar la expresión:

( )∑ −=′n

1

2iii YYωS (4.4)

La asignación de pesos requiere conocer la precisión de la conversión en las diferentes regiones del rango explorado.

4.3.2. Ajuste de seno

Algunos métodos de test para ADCs utilizan un generador de señales sinusoidal de precisión para obtener un seno digital a la salida. Por lo general, las limitaciones del convertidor hacen que el resultado no sea un seno exacto, por lo que es necesario extraer la aproximación a la mejor sinusoide (normalmente con offset) a partir de una gran cantidad de medidas. Los métodos de procesado empleados son el ajuste de mínimos cuadrados de tres parámetros, cuando la frecuencia es conocida, o de cuatro parámetros, cuando ésta ha de ser también establecida.

El método de ajuste determina los valores de A0, B0, Yos (y ω0) que minimizan la suma de las diferencias al cuadrado:

( ) ( )[ ]∑=

−−−M

1i

2os0000i YiTωsenBiTωcosAy (4.5)

donde y1, y2,…,yM es la secuencia de las M muestras de entrada tomadas en sucesivos tiempos de muestreo.

Si la frecuencia es conocida, entonces las matrices de la ecuación (4.5) son de la forma:

( ) ( )( ) ( )

( ) ( ) ⎥⎥⎥

⎦

⎤

⎢⎢⎢

⎣

⎡=

⎥⎥⎥⎥

⎦

⎤

⎢⎢⎢⎢

⎣

⎡

=

⎥⎥⎥⎥

⎦

⎤

⎢⎢⎢⎢

⎣

⎡

=

os

0

0

0

M

2

1

00

00

00

0YBA

x;

y

yy

y ;

1TMωsenTMωcos

1T2ωsenT2ωcos1TωsenTωcos

DMMMM

;

pasando a tener, en forma matricial:

( ) ( )00T

00 xDyxDy −− (4.6)

donde T indica la matriz traspuesta.

Para calcular el mínimo de las ecuaciones anteriores, el método de test se divide en varios pasos:

• Aplicar una señal sinusoidal con unos parámetros específicos a la entrada del ADC.

• Grabar los datos de salida.



• Ajustar a un seno la secuencia de muestras, estimando fase, amplitud, valor de continua y, si es necesario, frecuencia, mediante la minimización de la suma de diferencias al cuadrado expresada por la ecuación (4.6).

Si la frecuencia de entrada es desconocida, entonces el método de ajuste utiliza un valor estimado de la misma para el cálculo y este proceso se repite varias veces hasta obtener el valor de ω0.

4.3.3. Histograma

El método de histograma consiste en un estudio estadístico de una secuencia de muestras de salida obtenidas a partir de una entrada aplicada a un ADC cuya distribución pin(x) (función de densidad de probabilidad) es conocida. La probabilidad de ocurrencia Pi de un cierto código de salida Vi es, para un ADC ideal, la integral de la probabilidad de tener la entrada en el rango de Vi. Por tanto, un convertidor ideal con N intervalos de cuantización iguales, y rango dinámico VFS tendrá una probabilidad de ocurrencia definida por:

( )( ) 1-N

V∆ N;1,...,i ;dxxpP FS

i∆

∆1iini === ∫

−

(4.7)

Si el convertidor no es ideal, la integral anterior se extenderá entre los límites de transición de código reales, convirtiéndose en:

( )∫=iU,

iL,

V

Vinri, dxxpP (4.8)

donde las transiciones de código inferior y superior serán:

∆VV ;∆V iiL,iU,1i

1jjiL, +== ∑

−

= (4.9)

Si el número de muestras M es lo suficientemente grande, entonces Pi y Pi,r son, aproximadamente, el número de muestras Mi y Mi,r que dan lugar al código Vi en el caso ideal y real, respectivamente, divididas por M.

M

MP ;

MMP ri,

ri,i

i == (4.10)

El número de intervalos de cuantización y/o la función de densidad de probabilidad son, normalmente, tales que pin(x) puede suponerse constante dentro del intervalo i-ésimo, e igual a pin(VL,i). De ello se extrae que la anchura del canal i-ésimo será, en este caso, [1]:

( )iL,in

ii VpM

M

⋅=∆ (4.11)



Es más, en el caso de una rampa o de un diente de sierra, las entradas tienen una probabilidad constante en todo el rango dinámico (pin(x)=1/VFS), entonces, la integral de pin(x) desde 0 hasta VFS será 1. Con ello tendremos que:

MM

V∆ ;

N1

MM

V∆ ri,

FS

ii

FS=== (4.12)

Lo que nos lleva al DNL del canal i-ésimo:

( ) 1MMN

MMM

∆∆∆iDNL ri,

i

iri,i −⋅

=−

=−

= (4.13)

Dado que la acumulación del DNL permite obtener el INL, la utilización del método del histograma determinará ambos parámetros con una precisión que será inversamente proporcional al número de muestras tomadas en cada canal. Además, la precisión del DNL va a depender también de la incertidumbre de medida debida al ruido y a las no-linealidades de la señal de test. Tanto el ruido como la distorsión alteran las muestras que se encuentran próximas a los bordes del canal. El ruido desdibuja ambos lados del canal, dando lugar a una falta de precisión en el cálculo del DNL que dependerá de la varianza del ruido σn,in y del número de muestras Mi,r [1]. De modo que, para obtener una medida precisa del DNL es necesario utilizar una señal de test con bajo ruido o contar con una gran cantidad de datos.

La no-linealidad de la rampa empleada va a influir en la obtención del INL. Por ejemplo, con una rampa que se ve afectada por un error de ganancia y una no-linealidad de tercer orden, además de un poco de ruido, tendremos un histograma como el de la Figura 4.2, en la que se ve que los errores modifican los valores correspondientes a la primera y última barra, mientras que el término armónico da lugar a una ligera curvatura en la forma del mismo. Además, las muestras fluctúan ligeramente debido al ruido. La curvatura del histograma no afecta en exceso al cálculo del DNL, pero la acumulación de errores originará un INL inaceptable, sobre todo, para aplicaciones de alta resolución.

Figura 4. 2. Histograma de una rampa de entrada con errores.



Una solución alternativa a una rampa lenta o a una señal de test triangular es emplear una señal aleatoria con la misma probabilidad para tener todas las amplitudes a lo largo del rango de medida. Como es necesario contar con una función de densidad de probabilidad constante y conocida, no será posible emplear una señal de ruido blanco analógica. En su lugar, será más conveniente, por ejemplo, utilizar una señal sinusoidal. Además, el filtrado de los componentes armónicos es sencillo, si se usan filtros de cuarzo de Q alta, con lo que, incluso si el seno está distorsionado, sigue siendo posible controlar la forma sinusoidal y, por tanto, la estimación precisa de la función de densidad de probabilidad que, incluyendo offset ( ( ) osVxsenAV −⋅= ), es de la forma:

( ) os22V-V x;

xAπ

1Vp =−

= (4.14)

Figura 4. 3. Histograma de una señal sinusoidal de amplitud 1 y offset 0,01.

En la Figura 4.3 podemos ver un ejemplo de histograma para una señal de amplitud 1 y offset 0,01 que, como podemos observar, no es simétrico, puesto que algunas muestras de la primera barra se han movido a la siguiente, algunas de la segunda a la tercera, y así sucesivamente.

Si ahora integramos la función de densidad de probabilidad de la ecuación (4.14) entre VL,i y VU,i, tendremos:

( )⎥⎥⎦

⎤

⎢⎢⎣

⎡⎟⎟⎠

⎞⎜⎜⎝

⎛ −−⎟⎟

⎠

⎞⎜⎜⎝

⎛ −=

AVV

arcsenA

VVarcsen

Aπ1V ,Vp osiL,osiU,

iU,iL, (4.15)

Cuando los valores de la amplitud A y del offset sean desconocidos, éstos habrán de estimarse antes del cálculo de la ecuación (4.15). Estas estimaciones se realizan, habitualmente, mediante un ajuste de seno de tres parámetros, a partir de los datos digitales medidos.

4.4. Test estático de ADCs

El propósito principal de cualquier test estático de un ADC es medir los intervalos de cuantización, es decir, los rangos analógicos que dan lugar a un mismo código digital.



Por lo tanto, el test debe identificar los límites de un código para obtener, después de algún procesado, todas las especificaciones estáticas.

Un ADC no tiene una única tensión de entrada que se corresponda con cada código de salida, sino que existe un rango de tensión de entrada igual a un LSB de anchura (para un ADC ideal libre de ruido) que dará lugar un mismo código digital de salida. Es lo que se llama incertidumbre de cuantización, y puede ser una fuente importante de confusión cuando se trata de especificar y medir las características de transferencia estáticas de un ADC.

Figura 4. 4. Medida de las transiciones y de los centros de código en un ADC.

La Figura 4.4 muestra dos posibles métodos para definir la relación entre la entrada analógica de un ADC y el código digital de salida. El método A determina la característica de transferencia estática en términos de centros de código, si bien, no hay forma directa de medir estos puntos, debido a la citada incertidumbre. El método B define esta característica en función de las transiciones de código, que sí pueden medirse directamente. Todo lo que se necesita para medir estas transiciones es una fuente de tensión y un voltímetro digital (DVM) conectados a la entrada del convertidor, y observar las salidas digitales, por ejemplo, con un display LED que “fluctúa” entre dos códigos a medida que la señal analógica de entrada es modificada. La ventaja principal de usar este método de medida directa de las transiciones de código es que el DNL de un código dado es, simplemente, la diferencia entre las correspondientes transiciones.

Debe tenerse en cuenta que este método sólo funciona bien si el ADC (y la fuente de entrada) tienen un ruido efectivo a la entrada pico-a-pico menor que un LSB, puesto que ruidos mayores tienden a enmascarar las transiciones y hacen la medida cada vez más difícil.

El método basado en los centros de código puede llevar a resultados erróneos, como se ve en la Figura 4.5. Es de destacar que la función de transferencia del ADC tiene códigos anchos y estrechos alternados, pero la línea que une los centros de código



indica un INL perfecto. Sin embargo, la línea que une los puntos finales de transición de código muestra el INL real de medio LSB.

Figura 4. 5. Medida del INL usando centros o transiciones de código.

La configuración básica que se muestra en la Figura 4.6 emplea una fuente de corriente o tensión de precisión cuyo valor se controla por computador. La salida digital recibida por la interfaz y enviada al ordenador posibilita los estudios estadísticos y el procesado posterior.

Figura 4. 6. Configuración básica para el test estático de un ADC.

El ruido a la entrada de un ADC (normalmente relacionado con la etapa de muestreo y retención y con la primera etapa analógica) también puede añadir incertidumbre, haciendo necesario el uso de métodos estadísticos. Si nos encontramos ante un ruido



blanco, su función de distribución de probabilidad será normal (o gaussiana) y vendrá descrita por la expresión:

( ) ( ) 2

2n

2σV

nn e2πσ

1σ,VfVp−

== (4.16)

donde σ es la varianza del ruido aleatorio.

4.4.1. Medida de límites de código

Los límites de código son las tensiones de entrada que tienen la misma probabilidad de generar dos códigos contiguos. El modo más simple de obtenerlos es aplicar la configuración manual con LEDs descrita, o bien aplicar un algoritmo de búsqueda concreto que haga cambiar el valor de la fuente de entrada, que está controlada por ordenador, de tal modo que, para cada punto, el sistema toma un determinado número de muestras para determinar si la mitad de ellas caen en un región de código y la otra mitad en el siguiente, o no.

Este método consume una gran cantidad de tiempo, incluso si se emplea un método de búsqueda efectivo (como el del árbol binario) y un equipo de test automático, lo que supone un coste de test demasiado grande para unos componentes cuyo precio de venta debe ser bajo o medio.

Test de “servo-loop”: Existe otro método para obtener los límites de código, más rápido que el descrito, que es el test de “servo-loop”, y que no utiliza el promediado de datos en el proceso de búsqueda. En la Figura 4.7 puede verse una posible configuración de medida, que emplea como entrada analógica la integral de la salida de un DAC de un bit, cuyo control se invierte cuando la salida digital cruza un código. Debido al retraso introducido por el lazo de realimentación, las tensiones experimentan unas transiciones triangulares que continúan hasta que la salida del integrador se encuentra dentro de una pequeña fracción del intervalo de cuantización. El voltímetro digital (DVM) mide el límite del código cuando la salida del integrador se estabiliza.

Figura 4. 7. Configuración de medida en un test de “servo-loop”.

Realmente, este método hace que la salida del integrador oscile, en forma de señal triangular, en torno a un determinado valor, que se corresponde con el nivel de continua



de la transición de código. Cuando la constante de tiempo del lazo está correctamente ajustada, la amplitud de esa señal triangular debe ser, idealmente, una fracción de un LSB.

Esta técnica puede también usarse para medir los límites de la función de transferencia, como la primera y última transiciones de código, V1, VN-1; valores que permiten calcular el valor nominal del LSB según la expresión:

2-2

V-VLSB N

11-NNOM = (4.17)

Tanto los límites de código, como el peso del LSB nominal, proporcionan la información necesaria para obtener el DNL y el INL de cualquier transición de código, así como los errores de ganancia y de offset.

La histéresis y/o el ruido del ADC pueden causar problemas en el método de “servo-loop”, por lo que, en algunos casos, es aconsejable controlar la constante de tiempo del integrador, empezando por una corta, para la respuesta rápida inicial, y finalizando con una más larga para mayor precisión.

A medida que ha evolucionado la tecnología a lo largo de los años, el ruido asociado a la transición de códigos raramente ha constituido un problema para convertidores de 6, 8 ó 10 bits. Incluso para 12 y 14 bits, el ancho de banda de entrada efectivo de los primeros ADCs en los años 70 era lo suficientemente bajo como para que el ruido a la entrada se mantuviese a niveles que permitían aplicar métodos directos de test, y de tipo “servo-loop”, de forma satisfactoria, para la mayoría de los convertidores.

A partir de los años 80 y 90, sin embargo, la necesidad de incrementar la velocidad de muestreo, que implica contar con mayor ancho de banda a la entrada, llevó a un aumento del ruido de entrada (ruido resistivo y ruido KT/C). En la actualidad, si queremos un ADC para comunicaciones, normalmente necesitaremos que el convertidor sea de banda ancha, y muchos de ellos tienen un ruido a la entrada de pico a pico que suele exceder 1, 2 e incluso más LSBs.

Test de histograma: Debido a la necesidad de disponer de métodos de test automáticos adecuados y de alta velocidad, a pesar del ruido, el método de histograma (o de densidad de código) es, con mucho, el más popular actualmente. Como se ha dicho anteriormente, este método consiste en recopilar un elevado número demuestras digitalizadas, a lo largo de un cierto periodo de tiempo, para una señal de entrada bien definida y con una función de densidad de probabilidad conocida. Posteriormente, se determina la función de transferencia del ADC por medio de un análisis estadístico de las muestras. Por ejemplo, una rampa lineal (en la práctica se emplea una señal triangular) que sobrepasa ligeramente ambos límites del rango del convertidor es una típica señal de entrada para el test de histograma. En el caso de que el ADC no tenga errores de INL o de DNL todos los códigos tienen la misma probabilidad de ocurrencia.

En la Figura 4.8 podemos ver una configuración típica de este método, donde la frecuencia de la señal triangular de entrada debe ser lo suficientemente baja como para que no aparezcan errores AC y, además, no debe estar subarmónicamente relacionada con la frecuencia de muestreo. Por otro lado, dicha señal triangular debe ajustarse de tal modo que se asegure que el ADC está suficientemente sobre excitado, y que la parte de



onda dentro del rango del convertidor sea lineal, dependiendo de la precisión requerida (un 10% de sobre excitación es habitual para la mayoría de ADCs).

Figura 4. 8. Configuración de test de histograma (densidad de código).

El test de histograma elimina los efectos de ruido referido a la entrada, al promediarlo a lo largo de todos los rangos de código. Adicionalmente, tanto el ruido como la histéresis asociados con cada transición individual de código son también promediados. Por tanto, el test de histograma se adapta a los modernos ADCs de banda ancha y alta precisión, y está universalmente aceptado.

Sin embargo, cabe destacar que este método, por sí sólo, no implica monotonicidad en un ADC, es decir, el orden en el cual aparecen los códigos con respecto a la entrada no puede determinarse directamente. Además, un convertidor analógico-digital no monotónico poseerá un mayor nivel de distorsión, condición que es fácilmente detectada con un análisis FFT de datos de salida. Dado que tanto el test de histograma, como el FFT, que será posteriormente descrito, usan el mismo hardware, ambos suelen formar parte de un plan de test exhaustivo para evaluación de prestaciones de un ADC.

Existen varios factores importantes a tener en cuenta a la hora de llevar a cabo un test de histograma. Uno de ellos es el número de muestras necesario para medir con precisión el DNL y el INL. Este número será M = Nº de eventos por código x 2N, siendo N la resolución del ADC. Cuanto mayor sea el número de eventos por código tomado, menor será la incertidumbre en la medida del DNL. Sin embargo, para ADCs de alta resolución, es necesario alcanzar una solución de compromiso entre la mejora en la resolución de medida del DNL y la minimización del número de muestras a tomar, para evitar el aumento significativo de la cantidad de datos a procesar y almacenar, lo que encarece el coste del test.

Por otro lado, generar una rampa con un DAC no resulta práctico para evaluar un ADC con una resolución mayor de 12 bits, debido a la dificultad para diseñar un DAC de alta precisión y relativamente rápido en cuanto a tiempo de asentamiento, además de con una resolución superior a 16 bits. Un método mucho más práctico consiste en usar un generador de señal triangular lineal con una frecuencia de salida que no sea subarmónica de la frecuencia de muestreo del convertidor. Si no fuera así, la señal de error por ruido de cuantización puede ser periódica, e indicar falsos códigos perdidos, así como grandes errores de DNL.



Por último, el histograma puede presentar ciertos requerimientos en cuanto a memoria, más concretamente, en la velocidad precisada para manejar los datos de salida en ADCs rápidos, así como en la capacidad de dicha memoria para almacenar el gran número de muestras requeridas. La velocidad puede reducirse tomando cada muestra k-ésima del ADC, puesto que no es necesario que las muestras sean contiguas. Esto, por sí mismo, no reduce el número de muestras totales a tomar, sino que simplemente relaja el requerimiento de velocidad de la memoria, a expensas de aumentar el tiempo total de test.

En lo referente a la medida del INL, ésta no puede ser más precisa que el INL de la onda triangular de entrada. Mantener el INL adecuado a la entrada puede constituir un problema para resoluciones de 12 bits y superiores. Además, cualquier ruido de alta frecuencia que pudiera presentar la señal triangular no puede eliminarse mediante filtrado porque ello afecta a la linealidad de la onda.

Por todo lo anterior, a menudo se usa un seno, en lugar de una señal triangular, como entrada del ADC cuando se realizan medidas de DNL e INL empleando el método de histograma. Los senos pueden ser generados con una linealidad extremadamente alta y ruido bajo, si se emplea un filtrado adecuado. Sin embargo, a diferencia de la onda triangular, el seno no da lugar a una probabilidad igual para todos los códigos.

Existen varias precauciones que deben ser tomadas para conseguir resultados precisos cuando se usa el test de histograma sinusoidal. Como se ha dicho con anterioridad, la frecuencia del seno no debe ser subarmónica respecto a la frecuencia de muestreo. La amplitud A del seno debe elegirse de tal modo que ligeramente sobrexcite al ADC a ambos bordes de su rango. Los efectos del offset deben eliminarse ajustando el del seno de modo que no haya un número igual de eventos por encima y por debajo del punto medio de la escala. Finalmente, el valor de la amplitud A debe estimarse usando datos reales del histograma según la siguiente ecuación [2]:

( ) ( )⎥⎥⎦⎤

⎢⎢⎣

⎡

−++⋅

=

12h0hM

M2πsen

VA

NT

T

FSESTIMADA (4.18)

En resumen, podemos decir que el test de histograma presenta ventajas evidentes frente al test de “servo-loop”, al eliminar los efectos de ruido referido a la entrada y de la histéresis, asociados con cada transición individual de código, al promediarlo a lo largo de todos los rangos de código. Sin embargo, en términos generales, también sufre importantes desventajas. En primer lugar, tenemos la gran cantidad de datos a procesar y almacenar para llevar a cabo el test, que aumenta significativamente con la resolución del convertidor, lo que incrementa el tiempo necesario para desarrollar el test y encarece su coste. Por otro lado, nos encontramos con el problema de la generación del estímulo de test que, en este caso, debe cumplir unos estrictos requerimientos de linealidad, lo que implica la utilización de costosos generadores de señal de alta precisión, o la implementación de estrategias que mejoren la linealidad de generadores menos precisos (y más asequibles). Por último, aunque esta técnica permite realizar un test estático completo, no permite el cálculo directo de ninguna especificación dinámica. Por tanto, para realizar el test completo del ADC será necesario complementar esta estrategia con alguna otra (como el test FFT) que se encargue del test dinámico. Todo lo anterior se



traduce en incremento de tiempo, área y/o equipamiento, es decir, en coste. Frente a esta estrategia, una metodología DfT de tipo estructural, como la desarrollada en esta tesis, disminuye los requerimientos de linealidad del estímulo (que puede ser generado en el interior del chip con facilidad), así como la cantidad de medidas a manejar y la complejidad de su procesado, y permite la detección de fallos relacionados exclusivamente con la degradación del comportamiento dinámico del ADC (no detectados por el test de histograma), en menos tiempo.

4.5. Test dinámico de ADCs

Para el test dinámico de convertidores analógico-digitales se emplean señales de entrada de tipo pulso, senos (o senos multitono), señales de test de audio o video, específicas para comunicaciones, etc. La configuración básica para un test de este tipo es prácticamente la misma que la utilizada para un test estático, la única diferencia radica en la fuente de entrada. Normalmente los generadores analógicos se controlan digitalmente por medio del bus IEEE-488 u otros estándares equivalentes, lo que permite el control digital de los instrumentos, favoreciendo, a su vez, la automatización del proceso de test. Además, habrá que tener en cuenta que la velocidad de la interfaz digital y los requerimientos en cuando al procesado digital deben ser los adecuados en función de la velocidad y número de bits usados.

Otro aspecto clave a la hora de efectuar un test dinámico de un ADC, independientemente del método de test empleado, es que la respuesta temporal de dicho convertidor determina el parámetro más relevante del dominio temporal: la frecuencia máxima de muestreo. Esta especificación dependerá de los tiempos de subida y bajada, de establecimiento, y de recuperación tras la sobrexcitación del S&H y de la primera etapa analógica del ADC. En la fase de caracterización será importante comprobar las características mencionadas, así como identificar los cuellos de botella.

Figura 4. 9. Configuración back-to-back para test dinámico de ADCs.

Las especificaciones dinámicas se determinan, habitualmente, mediante procesado de señal, empleando los datos de entrada. Sin embargo, en algunos casos, puede resultar aconsejable volver al dominio analógico empleando el método llamado “back-to-back”,



que consiste en utilizar un DAC tras el ADC bajo test, como se muestra en la Figura 4.9. En algunos casos la frecuencia de muestreo del ADC y la frecuencia de conversión del DAC son distintas para aprovechar las ventajas del bajo-muestreo: las características dinámicas del ADC se comprueban mediante una señal de entrada repetitiva de alta frecuencia, y el bajo-muestreo transfiere el resultado a un rango de frecuencia más conveniente para la caracterización sucesiva en el dominio analógico tras el DAC. En este sencillo método la clave radica en elegir un DAC que tenga, al menos, dos bits más que el ADC bajo test. En los años 70 y 80 esto no constituía un problema, dada la disponibilidad general de DACs de 12 bits, rápidos en cuanto a asentamiento, y de relativa baja distorsión.

El test “back-to-back” aún resulta relevante en la actualidad para aplicaciones donde la señal es digitalizada, procesada y convertida de nuevo al dominio analógico, como en los codecs de audio. En estos casos el funcionamiento “back-to-back” de la combinación ADC/DAC es lo que determina el global del sistema, no siendo tan importante conocer exactamente cómo los errores AC se dividen entre el ADC y el DAC. Para estas aplicaciones se pueden usar los métodos analógicos de medida del SNR, SINAD, THD, y SFDR. Por tanto, una ventaja de este método consiste en que puede utilizarse el equipamiento analógico tradicional, asociado con la aplicación particular, sin ser preciso usar ningún hardware adicional ni software de procesado digital de señal.

Dos de los métodos de test más potentes para evaluar la linealidad AC de un ADC empleando la metodología “back-to-back” son el test de envolvente y el test de frecuencia de pulsación. El primero mide el funcionamiento AC del ADC con una señal de frecuencia cercana a fs/2; y el segundo utiliza una señal de test de frecuencia cercana a la de muestreo. Ambos métodos emplean la misma configuración de test que la mostrada en la Figura 4.9.

Figura 4. 10. Test de envolvente con frecuencia de entrada cercana a fs/2.

La Figura 4.10 muestra la señal muestreada por el test de envolvente, donde la señal de entrada ligeramente sobrepasa la mitad de la frecuencia de muestreo por una pequeña cantidad, ∆f. Hay que tener en cuenta que esta señal de baja frecuencia ∆f aparece en las dos envolventes de la señal muestreada. Si el factor K de la Figura 4.10 se fija igual a 2, cualquier otra muestra del ADC se incluye en la reconstrucción de salida del DAC, dando lugar a la señal de baja frecuencia ∆f, y eliminando una de las envolventes. En la



práctica esto reduce los efectos de estabilización del DAC y la señal ∆f puede ser observada fácilmente con un osciloscopio, con el fin de buscar no finalidades o códigos perdidos, así como para medir distorsión con un analizador de espectros. Normalmente con una ∆f de unos pocos cientos de kilohertzios se obtienen resultados satisfactorios.

El test de frecuencia de pulsación es esencialmente igual que el test de envolvente, salvo que la entrada tiene una frecuencia cercana a la de muestreo. En este caso, la pulsación de baja frecuencia se obtiene directamente, sin necesidad de dividir el reloj. Sin embargo, esta división permite disminuir la sensibilidad respecto al tiempo de establecimiento, como en el test de envolvente. En este caso, el factor k deberá ser, al menos, igual a 2, para eliminar las envolventes dobles de señales cercanas a múltiplos de fs/2. Si el DAC precisa un mayor tiempo de establecimiento para dar lugar a una salida limpia en pantalla de la señal ∆f, k deberá fijarse entonces en 4 o en 8.

Por último, la configuración de test “back-to-back” puede emplearse para medir con facilidad el ancho de banda de entrada del ADC con un osciloscopio conectado directamente a la salida del DAC, antes de la compensación y el filtrado, y sincronizado con el reloj de muestreo. El seno de entrada se fija a una frecuencia baja y se ajusta hasta que el DAC señala que el ADC está apenas recortando los picos positivos y negativos del seno de entrada. Entonces la frecuencia se incrementa y la medida se repite. El incremento en el nivel de la señal de entrada requerido para originar el recorte se corresponde con una disminución en la ganancia del ADC, mientras que un incremento en ganancia implica una disminución en el nivel de la entrada.

En resumen, el método de test para ADCs “back-to-back” puede servir como rápida validación del funcionamiento global del convertidor para resoluciones de hasta 10 bits. También resulta útil para evaluar el funcionamiento en sistemas que emplean una reconstrucción DAC junto con el ADC. Sin embargo, el test exhaustivo de ADCs de alto rendimiento con 12 bits o más de resolución requerirá el empleo de técnicas de procesado digital. Para este tipo de ADCs, el test “back-to-back” puede resultar aún de utilidad, pero sólo para la evaluación rápida de su funcionalidad.

4.5.1. Número efectivo de bits (ENOB) mediante ajuste de seno

Para la obtención de resultados válidos usando este método de test, basado en el procesado digital de señal, la frecuencia de entrada no debe ser subarmónica respecto a la de muestreo, como ya se ha comentado anteriormente. El número de muestras, M, se almacena primero en una memoria buffer. Una recomendación útil consiste en hacer M lo suficientemente grande como para contener, al menos, cinco ciclos completos del seno de entrada [8]. Después los datos son leídos en el ordenador y se calcula el seno que mejor se ajuste a los mismos. El error RMS de los puntos reales muestreados respecto al seno ajustado se emplea para calcular el número efectivo de bits o ENOB. Si queremos relajar los requerimientos de la memoria, podemos usar una frecuencia de fs/k, a expensas de incrementar el tiempo necesario para completar el test.

El algoritmo empleado debe permitir el cálculo de la amplitud, fase, frecuencia y offset del seno (ajuste con 4 parámetros) [8-10]. Si la frecuencia y rango de muestreo son conocidos con precisión, entonces se puede emplear un ajuste de 3 parámetros, puesto que el de 4 parámetros en ocasiones puede no llegar a converger. Una vez conocido el seno ajustado, se calcula el error de cuantización RMS real, QA, basándonos



en los datos registrados. Este valor incluye los errores debido a DNL, INL, códigos perdidos, jitter de apertura, ruido, etc. El error de cuantización RMS teórico es conocido y responde a la expresión 12qQT = , donde q es el peso del LSB. El número efectivo de bits (ENOB) se calcula, entonces, según la fórmula:

⎟⎟⎠

⎞⎜⎜⎝

⎛−=

T

A2 Q

QlogNENOB (4.19)

Un aspecto a destacar sobre el método de test basado en ajuste de seno es que no proporciona información sobre la distorsión armónica contenida en el error. La técnica de análisis espectral FFT, por el contrario, sí que va a permitir la medida de prestaciones relacionadas con la frecuencia, como son el SFDR, el THD, etc…

El método más popular en la actualidad para calcular el ENOB se basa en el valor de la relación señal-ruido y distorsión o SINAD, que puede calcularse fácilmente a partir de la salida FFT del convertidor. El ENOB, en función del SINAD, sigue la ecuación:

6,02dB1,76dBSINADENOB −

= (4.20)

Ambos modos de cálculo del ENOB, para un mismo ADC y bajo las mismas condiciones de funcionamiento, deben proporcionar resultados prácticamente iguales si el seno de entrada abarca la escala completa. Si no es así, la ecuación (4.20) debe corregirse para comparar su resultado con el valor predicho por el ajuste de seno en la ecuación (4.19):

6,02dBFS de debajopor señal de Nivel1,76dBSINADENOB +−

= (4.21)

4.5.2. Uso de la FFT para el test dinámico de ADCs

4.5.2.1. Fundamentos matemáticos de la Transformada de Fourier

El análisis de Fourier constituye la base de gran parte del procesado digital de señal. Los diferentes tipos de transformadas de Fourier existentes permiten la conversión de una señal en el dominio del tiempo en una representación equivalente en el dominio de la frecuencia. De manera inversa, si contamos con una respuesta en frecuencia conocida de una señal, es posible obtener su correspondiente señal en el dominio temporal mediante la utilización de la transformada inversa de Fourier.

Dentro de la familia de transformadas de Fourier (Transformada de Fourier, Serie de Fourier, Serie de Fourier Discreta, y Transformada Discreta de Fourier) el único miembro que resulta relevante para el procesado digital de señal es la Transformada Discreta de Fourier o DFT, que se aplica a señales temporales discretas o muestreadas que sean periódicas. El requisito de periodicidad de la señal se debe a que ésta va a ser descompuesta en una serie, o sumatorio, de términos de tipo sinusoidal. Sin embargo, el cálculo de la DFT solo va a contar con un número finito de muestras (M), por lo que, para poder aplicar la transformada, va a ser preciso considerar un número infinito de



grupos de las mismas M muestras, de modo que forcemos la periodicidad matemática de la función.

La ecuación de análisis fundamental para obtener la DFT a partir de M muestras es la siguiente:

( ) ( ) ( )∑∑−

=

−

=

−⎥⎦

⎤⎢⎣

⎡⎟⎠⎞

⎜⎝⎛−⎟

⎠⎞

⎜⎝⎛==

1M

0n

1M

0n

Mnkj2π

Mnk2πjsen

Mnk2πcosnx

M1enx

M1kX (4.22)

donde X(k) representa la salida DFT en el dominio de la frecuencia en el punto espectral k-ésimo, con k variando desde 0 hasta M-1; M es el número de muestras adquiridas para el cálculo de la transformada y que debe ser una potencia de 2 (requisito de las rutinas FFT); x(n) representa la muestra n-ésima en el dominio temporal con n variando desde 0 hasta M-1 y que en la ecuación general puede tomar un valor real o complejo, si bien para un único ADC las muestras temporales van a tener solo valor real y la componente imaginaria se toma como nula.

En la práctica, es la Transformada Rápida de Fourier (FFT) la que se emplea para el cálculo de la DFT, puesto que se trata de un algoritmo que tiene como fin reducir el número de cálculos matemáticos a realizar. Existen muchos algoritmos FFT, pero probablemente, el más popular es el algoritmo Radix-2. Esta reducción de cálculo se basa en aprovechar las propiedades de simetría de la DFT y así eliminar cálculos redundantes. Cuando se somete a test a un único ADC, los datos de entrada de la FFT son reales y la parte imaginaria de cada muestra compleja de entrada se considera nula. En este caso, las muestras de salida de la FFT entre k=M/2 y k=M-1 (frecuencia “negativas”) son simétricas respecto a las “positivas” entre k0= y k=M/2, por lo que pueden ser ignoradas.

Figura 4. 11. Típica salida de FFT.



La Figura 4.11 muestra la salida típica de una FFT de M puntos, cuya resolución vendrá determinada por M, y la anchura de cada rango de frecuencia será fs/M. Cuanto mayor sea M, mayor resolución en frecuencia tendemos. La Figura 4.13 también muestra la relación entre el nivel inferior de ruido medio de la FFT y el nivel de ruido de cuantización de banda ancha (el ruido de cuantización está prácticamente uniformemente distribuido a lo largo del ancho de banda desde continua hasta fs/2). Cada vez que se dobla M el ruido medio en el rango de frecuencia ∆f = fs/M baja 3 dB. Cabe destacar que, aunque hagamos la media de varias FFTs individuales, no vamos a conseguir variar el nivel inferior de ruido, sino únicamente reduciremos las variaciones de las componentes de dicho ruido.

(a)

(b)

Figura 4. 12. FFT de un seno con (a) número entero de ciclos en la ventana de datos y (b) con número no entero de ciclos.



Para conseguir resultados espectrales puros, la ventana de datos de la FFT debe contener un número entero exacto de ciclos sinusoidales, si no, aparece una fuga espectral (spectral leakage). Es decir, si esta condición se cumple, entonces la relación entre la frecuencia de muestreo y la del seno de entrada es tal que tenemos un número entero de ciclos en la ventana de datos. Como la DFT asume que un número infinito de estas ventanas se repiten indefinidamente, dando lugar a una onda periódica, ésta aparece con una forma continua, y la salida de la DFT o de la FFT será de un solo tono, situado a la frecuencia de entrada de la señal (Figura 4.12(a)).

Si no se cumple la condición anterior, aparecen discontinuidades al final de cada ventana de datos, originando fugas en el dominio de la frecuencia por culpa de la presencia de lóbulos laterales (Figura 4.12(b)). Además, el lóbulo principal del seno se extiende a lo largo de varios rangos de frecuencia. Este proceso es equivalente a multiplicar el seno de entrada por una función de ventana rectangular que tendrá como respuesta en frecuencia una función del tipo sen(x)/x, así como dispersión y lóbulos laterales asociados.

Dado que en las aplicaciones de análisis espectral FFT reales las frecuencias exactas de entrada no se conocen, es necesario realizar algún tipo de acción adicional para minimizar estos lóbulos laterales. Esto se consigue eligiendo una función de ventana distinta de la rectangular. Las muestras temporales de entrada se multiplican por una función de ventana adecuada que lleve a la señal a cero en los extremos de dicha ventana, tal y como muestra la Figura 4.12(a). La selección de esta función se basará en un compromiso entre la dispersión del lóbulo principal y la eliminación de los lóbulos laterales [11]. Las cuatro funciones matemáticas de ventana más populares son: Hamming, Blackman, Hanning, y Blackman-Harris de 4 términos mínimos [2].

Los cálculos de estas funciones son directos y los puntos de la función normalmente se pre-calculan y almacenan en la memoria DSP para minimizar su impacto en el tiempo de procesado de la FFT. Las funciones más habituales en el test de ADCs son las dos últimas citadas, es decir, la ventana Hanning y la ventana Blackman-Harris de 4 términos mínimos.

4.5.2.2. Configuración y medida con el test FFT

La configuración típica del test FFT mostrada en la Figura 4.13 puede implementarse de distintas maneras. La utilización masiva de placas de evaluación de los fabricantes simplifica enormemente el test y asegura un layout adecuado de los componentes críticos que rodean al ADC. Una placa de evaluación bien diseñada debe contar con amplificadores buffer de entrada y/o transformadores para conducir el convertidor, circuitos de acondicionamiento del reloj de muestreo (quizá incluso un oscilador de cristal estable), referencias de tensión (si se necesitan), registros de datos de salida y conectores entrada/salida apropiados. También es importante prestar especial atención a la puesta a tierra, layout, y desacoplo, puesto que el acoplo de salidas digitales con el reloj de muestreo o con la entrada del ADC puede degradar el SNR, el SINAD y el SFDR.



Figura 4. 13. Configuración de medida con FFT.

En la actualidad existe una gran variedad de paquetes software comerciales que incluyen rutinas FFT adecuadas (MATLAB®, LabVIEWTM, Mathcad, etc…), por lo que no hay necesidad de escribirlas e implementarlas a mano.

Figura 4. 14. Salida FFT para muestreo coherente.

Se denomina muestreo coherente a aquel para el cual la relación entre la frecuencia de entrada, fin, y la de muestreo, fs, coincide con la relación entre un número entero de ciclos del seno de entrada MC, y el registro de datos M. En el caso de que se emplee este tipo de muestreo, la componente fundamental y sus armónicos caen en un rango de código único, correspondiente a una sola frecuencia, tal y como se muestra en la Figura 4.14.

Para evitar patrones de datos repetitivos en el registro general de resultados, y además asegurar un espectro aleatorio del ruido de cuantización, MC, debe ser un número primo. Tanto la frecuencia de entrada como el reloj de muestreo deben ser generados a partir de sintetizadores de frecuencia fija para mantener la relación exacta entre ambas.



Figura 4. 15. Salida FFT para muestreo no coherente.

En el caso de emplear muestreo no coherente, la energía de la componente fundamental y de sus armónicos se dispersa por rangos adyacentes, tal y como se ve en la Figura 4.15. Como ya se ha comentado, las pérdidas o fugas van a depender de la función de ventana que se utilice. Cuando se calcula la energía de la componente fundamental y de sus armónicos, el valor cuadrático RSS de cierto número de rangos contiguos debe combinarse, como muestra la Figura 4.15. La componente de continua de la salida de la FFT también tiene fugas al utilizar muestreo no coherente, y esos rangos deben ser excluidos del cálculo del ruido.

Las medidas del SNR y del SINAD pueden verse afectadas drásticamente si no se tiene en cuenta la presencia de fugas de señal anteriormente citadas. El valor del ruido que se toma para calcular el SNR se obtiene tras considerar el valor cuadrático de todos los rangos de ruido, pero han de excluirse los rangos alrededor de continua, de la componente fundamental, y de los armónicos del segundo al sexto. Por tanto, si se incluyen estos rangos, con amplitudes por encima del nivel inferior de ruido, se obtiene una medida del SNR inferior a la real. Del mismo modo, el valor del ruido y de distorsión para el cálculo del SINAD se consigue tomando el valor cuadrático de todos los rangos de ruido y distorsión, sin considerar las fugas alrededor de continua y de la componente fundamental.

La decisión de emplear un muestreo coherente o no para el test es realmente una cuestión de preferencia. Mientras que el test coherente elimina la necesidad de emplear ventanas, sin embargo, resulta complejo y tedioso tener que seleccionar las frecuencias adecuadas y sus relaciones, especialmente si se precisa realizar un test multitono. Además es necesario emplear sintetizadores de frecuencia fija para mantener las relaciones exactas entre frecuencias. Puede decirse que el test coherente resulta más adecuado para laboratorio, mientras que el test no coherente es más aconsejable para aplicaciones en el mundo real, donde se desconoce el valor exacto de las frecuencias de entrada. En la práctica cualquiera de los dos métodos conduce, aproximadamente, al mismo resultado final, si los test se han llevado a cabo correctamente.



4.5.2.3. Medida del ancho de banda analógico usando FFT

El ancho de banda de la señal de entrada puede medirse con facilidad simplemente midiendo la frecuencia de corte de la componente fundamental de la salida de la FFT al realizar un barrido de frecuencia de entrada. Esta medida puede realizarse con una entrada a escala completa, y conseguir así el valor del ancho de banda a plena potencia, o FPBW; o con una amplitud baja, y obtener el ancho de banda para pequeña señal.

Para incluir los efectos de distorsión en la medida del ancho de banda, en ocasiones se usa una especificación llamada ancho de banda de la resolución efectivo (ERB), que define la frecuencia de entrada para la cual el SINAD a escala completa cae 3 dB; lo que se corresponde con una pérdida de 0,5 en el ENOB. El ERB se mide fácilmente con el mismo procedimiento antes descrito, si se usa el SINAD calculado, en lugar de la amplitud de la componente fundamental, como criterio de medida.

4.5.3. Mejora de la pureza espectral de la sinusoide

Para un test dinámico que emplee generadores de senos, la pureza de la fuente debe ser mejor que la precisión deseada, al menos en 10 dB. Por tanto, para poder medir especificaciones correspondientes a un circuito de altas prestaciones puede llegar a ser necesario comprar nuevos generadores de alta precisión, que resultan muy costosos. Sin embargo, es posible emplear ciertos métodos que mejoren la pureza espectral de los generadores que ya se poseen.

Un método utilizado para ello consiste en utilizar filtros paso banda para eliminar los términos armónicos que aparecen a la salida de un generador de calidad media. No obstante, el espectro no es el único límite existente, sino que también es necesario tener en cuenta la influencia del nivel inferior de ruido. Hay que tener en cuenta que el nivel inferior de ruido depende del ruido de fase, por lo que, cuando se elija el generador, el ingeniero de test debe fijarse, primeramente, en el rendimiento en cuanto a ruido de fase, porque el filtrado de tonos es una tarea asequible, pero reducir el ruido de banda ancha causado por el “jitter” resulta bastante más complejo.

La Figura 4.16 muestra dos esquemas típicos empleados para mejorar la pureza espectral de los generadores de senos. El esquemático de la Figura 4.18(a) se utiliza para bajas frecuencias y emplea una entrada pseudo-diferencial para proporcionar una salida diferencial. La ganancia del amplificador de entrada se fija de modo que se obtenga una amplitud óptima del generador de señal que implique un ruido de fase y distorsión mínimos. Los filtros paso bajo y paso banda utilizados para eliminar los armónicos deben caracterizarse por una alta linealidad, de modo que quede asegurado que la eliminación de espurios en los filtros no se cancela por causa de las respuestas no-lineales de los propios filtros. El amplificador “fully-differential” debe ser también lineal y contribuye con una acción de filtrado paso bajo, además de una posible eliminación del modo común.



(a)

(b)

Figura 4. 16. Circuitos para mejora de la pureza espectral de un seno (a) de frecuencia media, y (b) de alta frecuencia.

El circuito de la Figura 4.16(b) muestra una solución más simple, empleada para aplicaciones de alta frecuencia. Después de la red de impedancias de entrada, el transformador RF genera las señales diferenciales simétricas con respecto a la tensión de modo común VCM. El filtro paso banda que se utiliza para mejorar la pureza espectral es normalmente una red pasiva LC cuyo orden depende de la eliminación de armónicos que se precise. El ancho de banda del filtro debe permitir los cambios de la frecuencia de entrada dentro del rango de medida deseado.

4.5.4. Medida de la incertidumbre de apertura

La incertidumbre de apertura se define como una combinación del “clock jitter” y del retraso de apertura del S&H que, como se sabe, está causado por fluctuaciones aleatorias y un umbral de conmutación dependiente de la señal. Tanto el retraso de apertura como el “jitter” de apertura, dan lugar a un ruido blanco que degrada el SNR. Sin embargo, es importante conocer, en la fase de caracterización, las contribuciones separadas, con el fin de optimizar el diseño del circuito e identificar posibles fallos.

4.5.4.1. “Jitter” de apertura medido con el test de histograma fijo

La configuración de test para medir el “jitter” de apertura usando el método de histograma fijo se muestra en la Figura 4.17. La señal de entrada del ADC y el reloj de muestreo se obtienen a partir del mismo generador de reloj de bajo ruido de fase, con el fin de minimizar el “jitter” entre ambas señales. Los efectos del “jitter” del reloj de



muestreo no pueden distinguirse de los del “jitter” de apertura interno del ADC. Idealmente, el test corre a la frecuencia máxima de muestreo del convertidor, si bien, si el ancho de banda de entrada del ADC no es lo suficientemente alto, el test puede correr a la mitad del rango de muestreo máximo.

Figura 4. 17. Configuración del test de histograma fijo.

El generador de reloj controla el reloj de muestreo del ADC a través de un atenuador, y también un filtro paso banda, que convierte la onda cuadrada en un seno. Posteriormente, la salida del filtro pasa a través de un variador de fase pasivo, un atenuador, y después se acopla en AC a la entrada del ADC. Una vez calibrada la configuración, se aumenta la atenuación del primer atenuador (en el camino de la señal de entrada) hasta que la entrada de pico a pico del ADC solo abarque unos pocos códigos por encima y por debajo de media escala. El variador de fase se ajusta para que el código de media escala aparezca la mayor parte del tiempo. El ruido referido a la entrada puede causar una distribución de códigos, donde la desviación estándar de la distribución, σL, en LSBs, se corresponde con el ruido referido a la entrada. Entonces el primer atenuador se fija para tener una entrada del ADC a escala completa, y el variador de fase se vuelve a ajustar para que el código de media escala tenga la mayor probabilidad de ocurrencia. La desviación estándar de la nueva distribución de códigos, σH, ahora incluye el efecto del ruido referido a la entrada junto con el del “jitter” de apertura. Dado que las fuentes de ruido se combinan de forma cuadrática, es posible despejar σA (ruido RMS debido al “jitter” de apertura):

2L

2HA σσσ −= (4.23)

Por su parte, el tiempo de apertura, ta, se calcula a través de la expresión [2]:

1Nin

2L

2H

a 2f2πσσ

t −⋅⋅

−= (4.24)

donde fin es la frecuencia del seno de entrada a escala completa, y N la resolución del convertidor.



4.5.4.2. “Jitter” de apertura medido con el test FFT

La rutina de test FFT para medir el SNR de un ADC es un buen método indirecto para medir el “jitter” de apertura. El aspecto a tener en cuenta en este caso es que la medida incluye el “jitter” del generador del reloj de muestreo, así como el “jitter” de apertura interno del convertidor. Por tanto, habrá que utilizar un generador con una especificación de “jitter” RMS varias veces inferior que el “jitter” de apertura especificado para el ADC bajo test. La configuración básica de test para el “jitter” de apertura es la del test FFT que se muestra en la Figura 4.13.

Se necesitan dos medidas de SNR, y para ambas se utiliza un seno de entrada a escala completa. La primera medida es el SNRL, que se realiza a una frecuencia relativamente baja, y donde el ruido se debe, principalmente, al ruido referido a la entrada del ADC. La frecuencia de muestreo se fija, generalmente, en el valor máximo posible. La segunda medida es el SNRH, que se lleva a cabo a alta frecuencia de entrada, donde los efectos del “jitter” de apertura sobre el SNR del convertidor son considerables. Dependiendo del convertidor, la frecuencia entrada puede llegar a ser de hasta fs/2. La relación entre el SNR y el “jitter” de apertura, como única fuente de ruido, viene dada por el SNRA, que es el SNR en dB debido sólo al citado “jitter” de apertura:

⎟⎟⎠

⎞⎜⎜⎝

⎛⋅⋅

=a

10A tf2π1log20SNR (4.25)

donde f es la frecuencia de entrada, y ta el tiempo de apertura. Como SNRL y SNRA se combinan de forma cuadrática para formar el SNRH, se demuestra que el tiempo de apertura, ta, responde a la expresión [2]:

2

20SNR

2

20SNRa LH

10

1

10

1f2π

1t⎟⎟

⎠

⎞

⎜⎜

⎝

⎛−

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

⋅= (4.26)

Todas las medidas que se precisan para este test han de ser de SNR y no de SINAD, puesto que es muy importante eliminar del cálculo los armónicos del segundo al sexto, así como las componentes de continua.

4.5.4.3. Retraso de apertura

El tiempo de retraso de apertura puede medirse con la misma configuración de test usada para el test de jitter de apertura con histograma fijo. La frecuencia analógica de entrada se fija a la frecuencia de muestreo del reloj, y se aplica un seno a escala completa a la entrada del ADC. El retraso de la señal de muestreo del reloj se ajusta hasta que la distribución de códigos del histograma indica que el ADC está siendo muestreado en el paso por cero del seno, correspondiente al código de media escala. El retraso de apertura es, simplemente, la diferencia entre el 50% del flanco principal del reloj de muestreo y el paso por cero del seno, medido con un osciloscopio.



Figura 4. 18. Medida del retraso de apertura.

El retraso de apertura puede ser positivo o negativo, como se ve en la Figura 4.18. La frecuencia de la señal sinusoidal de entrada no resulta crítica, pero debe ser lo suficientemente alta como para que el pequeño retraso de apertura pudiera medirse con precisión. No obstante, la frecuencia no debe exceder el ancho de banda de entrada del convertidor. Por razones de conveniencia, una frecuencia de la mitad de la máxima de muestreo es un buen punto de partida, y representa un razonable límite superior.

4.5.5. Medida del tiempo de asentamiento

El tiempo de asentamiento (settling-time) de un ADC depende, principalmente, de la respuesta del circuito de muestreo y retención. Si el tiempo de muestreo no es suficiente, la señal capturada por el S&H no se estabiliza y aparece un error. Por tanto, para la medida del tiempo de asentamiento es necesario controlar el tiempo permitido para la fase de muestreo.

La respuesta no ideal de un ADC con tiempo de asentamiento finito puede descomponerse en los bloques que se muestran en la Figura 4.21(a). El primero es un amplificador de ganancia unidad continuo con un asentamiento finito seguido por un S&H ideal. Supongamos que la entrada es un escalón de tensión que el primer bloque modifica de acuerdo a su respuesta ante un escalón h(t). Entonces, la acción del S&H ideal se ve retrasada por una cantidad dada δ con respecto al escalón de entrada U(t), con lo que la tensión muestreada será Uh(δ). Por tanto, cambiando el retraso podemos medir la forma de onda de asentamiento.

La configuración de test de la Figura 4.19(b) obtiene la operación antes descrita al sincronizar un generador de pulsos con el reloj. La versión retrasada del reloj se emplea para el ADC bajo test, mientras que la amplitud del escalón de entrada se puede regular con un atenuador. Dado que la salida del ADC es la conversión de la entrada en el tiempo establecido por el retraso, si lo incrementamos y almacenamos los resultados digitales es posible obtener una representación gráfica de la respuesta de asentamiento.



(a)

(b)

Figura 4. 19. (a) Modelo de ADC con asentamiento finito. (b) Configuración de test para medida del tiempo de asentamiento.

Si el ruido referido a la entrada de pico a pico del ADC es superior a 1 LSB, será necesario emplear un sistema de procesado digital de señal, como el histograma, para determinar el código de salida más frecuente. La frecuencia de muestreo no necesita ser fijada a su valor máximo, sino que puede reducirse en función de las necesidades del test. También cabe tener en cuenta que el retraso de apertura debe substraerse del valor medido de tiempo de asentamiento.

4.5.6. Consideraciones finales sobre los métodos de ajuste de seno y FFT

El parámetro de funcionamiento que se calcula, habitualmente, a partir del método de ajuste de seno es el ENOB, según la ecuación (4.19). También es posible obtener otras especificaciones del ADC mediante la ejecución del test bajo diferentes condiciones, como por ejemplo, con diferentes amplitudes o frecuencias del estímulo de entrada, tal y como se describe en [13]. Sin embargo, este método presenta varias desventajas: Un problema potencial parte del hecho de que la metodología de test no verifica el comportamiento del ADC sobre el rango de entrada a escala completa, puesto que la amplitud del estímulo se escoge para evitar el “recorte” (clipping). También, un error de conversión localizado, es decir, que afecte a una pequeña parte de la función de transferencia, puede escapar a la detección, debido al efecto de promediado del proceso de ajuste. Por otro lado, el método de ajuste de seno no proporciona información sobre la distorsión armónica contenida en el error, por lo que, para su consideración, sería necesario complementar el método con otro tipo de procesado de señal, como el FFT. Por último, la complejidad del algoritmo empleado posee varias consecuencias directas: la primera es el problema relacionado con la convergencia del mismo, la segunda tiene que ver con la gran cantidad de datos necesarios para realizar el ajuste y el problema derivado del coste del equipamiento necesario para llevarlo a cabo, y la tercera es el



tiempo de test, puesto que es necesario almacenar todos los datos antes de comenzar con su procesado.

En lo que se refiere al test basado en el procesado del espectro de frecuencias FFT, éste es una herramienta potente para obtener la caracterización dinámica de un convertidor A/D. Sin embargo, una de sus principales desventajas reside en el hecho particular de que no aporta información sobre la linealidad del ADC, por lo que, para llevar a cabo un test estático y dinámico conjunto, es necesario complementar esta metodología con otro tipo de procesado de señal, como el realizado por el test de histograma. Además, la cantidad de datos a procesar implica un incremento en los requerimientos del equipamiento de test necesario, lo que encarece el coste del mismo. Si queremos la implementación en el interior del chip de este método de test, es necesario contar con unos recursos de memoria y de unidades de procesado digital que no siempre están disponibles en el chip para su reutilización, y la inclusión de estos módulos exclusivamente con el fin de realizar el test, aumenta de forma muy notable los requerimientos de área y coste.

4.6. Test basado en oscilación (OBT)

4.6.1. Concepto de test basado en oscilación

Emplear una metodología basada en la auto-oscilación, generada en el propio circuito, para determinar comportamientos en fallo del mismo, es una estrategia de test relativamente reciente, que data del año 1995 [14-16]. En estos artículos, los autores establecen las definiciones básicas de un método de test estructural llamado “Oscillation-Based-Test” (OBT). Básicamente, este procedimiento puede aplicarse a circuitos mixtos analógico-digitales, y se basa en separar cualquier sistema bajo test (SUT) complejo en bloques funcionales más simples que se comprueban separadamente (Paso 1). Durante el modo de test cada uno de los bloques analizados (BUTs) se convierte en un oscilador (Paso 2). Cuando el BUT está libre de fallo, el oscilador produce una señal de test de salida cuya frecuencia de oscilación está relacionada con la estructura libre de fallo para el BUT específico, de modo que su valor (con un margen de tolerancia) puede considerarse como el parámetro de test (Paso 3). Por tanto, un fallo en un componente de uno de esos bloques puede detectarse midiendo la frecuencia de oscilación y comprobando si se desvía del valor nominal esperado (Paso 4).

La idea que subyace en los artículos de Arabi y Kaminska es que la técnica OBT implica convertir todos los BUTs en osciladores, modificando la estructura interna del circuito. Para ello proponen varios mecanismos, entre los cuales uno de los métodos más eficaces utiliza un lazo de realimentación que incluye una función de transferencia Flazo y un sumador (Figura 4.20). El sistema en lazo cerrado resultante es un oscilador, FOSC, [17-18]. Sin embargo, este esquema sólo puede aplicarse con éxito para convertir filtros activos de segundo orden, haciendo el factor de calidad Q muy alto. Esto significa, desde un punto de vista matemático, trasladar los polos del sistema al eje imaginario [17].



Figura 4. 20. Conversión de un BUT en un oscilador.

La idea del OBT resulta atrayente porque puede simplificar los problemas de test por varios motivos:

• Generación de señales de test: al ser producidas internamente, se elude la problemática asociada a la generación de vectores de test, y se reducen los costes, en cuando a tiempo, implícitos en estos procesos de generación de test.

• Evaluación de test: se emplea una medida simple, la frecuencia de oscilación, como valor de test de referencia, que puede ser convertida con facilidad en un número. De este modo, se eliminan las fuentes de error del proceso relacionadas con la determinación de las referencias de tensión y las firmas de test.

• Tiempo de test: este tiempo se reduce debido a que sólo se evalúa un número limitado de frecuencias de oscilación para cada BUT.

• Extensión a BIST: el método OBT puede extenderse con facilidad a una configuración BIST puesto que no requiere de generadores de estímulos o procedimientos de aplicación específicos de forma externa.

Se pueden distinguir tres etapas en la evolución del concepto OBT:

• Primera etapa: Desde el año 1995 hasta el 1997 aparece el concepto de OBT [14-16, 19-24]. En esta etapa, básicamente, se convierte el SUT en un oscilador lineal sinusoidal y, sólo se mide una frecuencia de oscilación, cuyo valor nominal se determina mediante análisis matemático lineal. Los únicos resultados documentados se obtuvieron por simulación, o por montaje de circuitos discretos.

• Segunda etapa: Se cuestiona si emplear un único parámetro de test (la frecuencia de oscilación) es suficiente, tanto para identificar la localización de los fallos, como para obtener una alta cobertura de los mismos [25-29]. Aparece entonces un nuevo concepto de OBT donde el SUT se transforma en un oscilador no-lineal que garantiza la aparición de oscilaciones robustas y proporciona control sobre otros parámetros, como la amplitud de las oscilaciones.



• Tercera etapa: Se busca la obtención de un método OBT generalizado, que pueda aplicarse a diferentes circuitos mixtos. Para ello, será necesario tener en cuenta otros parámetros relacionados con la oscilación, además de la frecuencia. Durante el diseño del test del SUT se emplearán técnicas de análisis no-lineal para conseguir un modelo preciso del comportamiento del oscilador [25-28, 30-33].

4.6.2. Nuevo concepto OBT

En [34] se define un nuevo concepto de OBT que tiene como fin resolver las desventajas que cuenta el método en sus primeras versiones. En este trabajo se mantienen tres premisas originales y el objetivo del método, es decir, transformar un SUT mixto (o parte de él) en un oscilador, y después usar las oscilaciones obtenidas (y la información de test relacionada) para detectar fallos.

En cuanto a las tres premisas, éstas serán: la necesidad de separar el SUT en BUTs más simples; la existencia de dos modos de operación, el normal y uno de test en el que todos los BUTs puedan ser analizados simultánea y/o secuencialmente; y, por último, la recomendación de reducir al mínimo los cambios en el SUT para prevenir una degradación significativa de su modo normal de operación.

Para la generalización del método es necesario contar con oscilaciones generadas y sostenidas automáticamente, así como hacer que el sistema pueda oscilar independientemente de su función de transferencia y, si es posible, usar un elemento de realimentación común. En circuitos prácticos este elemento no puede ser lineal, y debe tener en cuenta aquellas no-linealidades propias del funcionamiento libre de fallo y en fallo de los componentes activos del circuito. También debe elegirse un elemento de realimentación no-lineal capaz de generar oscilaciones robustas.

Por otro lado, no todos los BUTs pueden satisfacer las condiciones de oscilación mediante la conexión de un lazo de realimentación no-lineal a su función de transferencia. Será necesario modificar la estructura del circuito añadiendo o eliminando algunos componentes pasivos. Partiendo de la premisa de los dos modos de operación, añadir elementos extra al BUT debe hacerse con precaución para evitar problemas durante el modo normal de funcionamiento. Es más, debe evitarse la opción de eliminar parte del circuito del BUT, para garantizar la máxima cobertura de componentes del BUT durante el modo de test.

La Figura 4.21 muestra un diagrama de bloques general correspondiente a un sistema modificado para la aplicación del concepto OBT. La única modificación que afecta al camino de la señal es la inclusión de un mecanismo de conmutación que separe los dos modos de operación. Durante el modo de test se añade un lazo de realimentación y algunos elementos extra en dicho lazo, y otros elementos extra dentro del BUT son añadidos y/o desconectados.



Figura 4. 21. Diagrama de bloques de la conversión en oscilador.

En cuanto al problema del auto-arranque, la viabilidad del método puede resultar comprometida si no se asegura que éste sea rápido y seguro. En primer lugar, bajo ciertas condiciones (estado inicial, valores de offset,…), las oscilaciones pueden comenzar muy lentamente o, incluso, no llegar a comenzar [35]. Por ello será necesario contar con un mecanismo de arranque seguro. En segundo lugar, las medidas de los parámetros de oscilación deben realizarse una vez alcanzado el estado estacionario, por lo que es importante contar, además, con una estrategia de arranque que reduzca al máximo el transitorio, para cumplir el requerimiento de tiempo de test corto.

En el método original [15] se apunta la incapacidad de la medida única de frecuencia de oscilación para cubrir todos los fallos. Incluso se propone implementar un elemento de realimentación programable que genere diferentes frecuencias de oscilación, al no poder garantizar una alta cobertura de fallos usando una sola configuración de test. Sin embargo, esta solución consistente en usar más de un modo de oscilación, implica un gran impacto en lo que a área y tiempo se refiere. Para aumentar la cobertura usando una sola configuración de test para cada BUT, la idea consiste en medir otros parámetros de oscilación como la amplitud, la distorsión de la señal, el nivel de continua, etc. Es más, la medida de más de un parámetro de oscilación facilita la localización de los fallos [25-33].

Un punto clave del nuevo concepto de OBT consiste en definir un modelo no-lineal robusto, lo suficientemente preciso como para predecir los valores nominales de las señales de test de salida. Un concepto eficiente de OBT debe prestar especial atención a la expresión de los parámetros de oscilación como una función de los elementos del BUT y/o de su funcionamiento. No existe un método general para tratar con un sistema no-lineal, puesto que las ecuaciones diferenciales no-lineales no pueden estudiarse con una metodología general. Entonces, habrá que tomar individualmente cada ecuación no-lineal y tratar de desarrollar un método de análisis específico para cada una.

En el método OBT, un SUT se dice que está libre de fallo si los parámetros de oscilación medidos se encuentran cerca de su valor nominal, definiendo un rango aceptable de valores en función de las especificaciones requeridas. Por tanto, el objetivo no consistirá únicamente en obtener valores precisos de los parámetros de oscilación,



sino también en definir de forma precisa la región de aceptabilidad. La situación ideal deberá lograr dos objetivos: que cada componente del SUT esté estrechamente relacionado con, al menos, uno de los parámetros de oscilación medidos, para asegurar una observabilidad de fallos máxima; y que la sensibilidad de cualquier parámetro de oscilación con respecto a las desviaciones de cualquier elemento sea lo suficientemente alta como para asegurar la detectabilidad de todos los fallos catastróficos y paramétricos.

Otro punto crucial es cómo dar suporte a las medidas de amplitud y frecuencia. Lo preferible es poder codificarlas en una única señal digital, pero la información de la amplitud no admite esta codificación, como en el caso de la frecuencia. En [36-38] se propone una solución basada en convertidores de datos sobremuestreados, donde las ondas generadas se codifican en forma digital y pueden procesarse de forma interna o externa con un verificador digital.

En resumen, se puede decir que el OBT es una técnica de test prometedora. Sin embargo, al aplicar esta estrategia en la práctica, nos encontramos con que no existe un modo sistemático de aplicación para circuitos complejos, de modo que, para cada aplicación, nos encontramos con problemas a dos niveles: A nivel bloques: descomponer el SUT en componentes BUT de forma eficiente; proporcionar un mecanismo para aislar todos los BUTs; proporcionar, también, una realimentación (no-lineal) para convertir cada BUT en un oscilador robusto y auto arrancable; y obtener un modelo válido para oscilaciones auto sostenidas, conectado con las ecuaciones de diseño del BUT. A nivel sistema: concebir un método directo de lectura de la salida de test de cada BUT; e interpretar los resultados para el sistema completo.

4.6.3. Metodología OBT para moduladores Σ∆

El concepto de test basado en oscilación está especialmente confeccionado para adecuarse a filtros activos que pueden descomponerse en secciones de segundo orden. Además, las funciones de transferencia de tipo paso banda se convierten fácilmente en osciladores, simplemente, añadiendo alguna realimentación. Esta acción de filtrado elimina las componentes de mayor frecuencia y hace más fácil el diseño del oscilador. Sin embargo, existen circuitos para los cuales sucede exactamente lo contrario, es decir, la acción de filtrado no es suficiente como para sustentar un modelo lineal de primer orden. Los moduladores Σ∆ representan un ejemplo típico de este tipo de circuitos. Suelen estar formados por una parte lineal, que ejerce algún tipo de filtrado, y un comparador. En este caso, el bloque no lineal se encuentra ya disponible y conectado a la realimentación del SUT, lo que sugiere emplear la estructura del modulador sin incorporar elementos extra no lineales. No obstante, la parte lineal no es capaz de filtrar y eliminar los tonos de mayor orden, lo que da lugar a un patrón de oscilación bastante más complejo. Aunque el método puede utilizarse sobre moduladores de primer orden, está diseñado especialmente para moduladores de segundo orden y superior.

De lo anterior podemos extraer como conclusión que, aunque la metodología de aplicación del OBT a moduladores Σ∆ guarda gran parecido (en cuanto a los fundamentos, objetivos, y evaluación del método) con respecto a la aplicación a filtros discretos; existe una importante diferencia entre ambos en concepto y estrategia a aplicar.



Figura 4. 22. Esquema de un modulador discreto paso bajo típico de segundo orden

En la Figura 4.22 se muestra un modulador discreto paso bajo típico de segundo orden. Los parámetros δ0 y δ1 se han elegido de modo que se optimice el funcionamiento del modulador sin ponerlo en peligro debido a oscilaciones no deseadas. Para forzar la oscilación, se ha añadido un lazo de realimentación que modifica la acción de δ0 y δ1 (Figura 4.23(a)). Este lazo, que en realidad es una modificación del existente en la arquitectura original, pretende convertir el bloque lineal en un filtro paso banda con un relativamente alto valor de Q. La técnica, que fue propuesta por primera vez en [31], se basa en añadir otro lazo de realimentación que fuerce la oscilación del sistema en un régimen casi sinusoidal.

(a) (b)

Figura 4. 23. (a) Estructura de lazo cerrado para forzar oscilaciones en un modulador Σ∆ paso bajo, (b) Diagrama de bloques del oscilador resultante.

La dificultad en el caso del modulador se basa en que los armónicos de orden superior no pueden ignorarse, puesto que dan lugar a efectos no lineales que han de tenerse en cuenta. Como se ha dicho anteriormente, un elemento clave del método radica en la capacidad de predecir con precisión los parámetros de oscilación, así como el impacto que pueda tener cualquier cambio en un componente dado sobre estos parámetros. Sin embargo, pueden aparecer diferencias significativas entre lo predicho a partir del modelo linealizado y lo observado en la práctica.

En la práctica, asumir como despreciables todos los armónicos no fundamentales constituye una importante fuente de error, dado que en los moduladores Σ∆ convencionales la función de transferencia en lazo abierto de su parte lineal no filtra y elimina la mayoría de los armónicos. Para solucionar este problema, se puede cambiar el camino de realimentación, tal y como muestra la línea de puntos de la Figura 4.24, con el fin de proporcionar una función de transferencia lineal resultante, con las propiedades adecuadas como para desarrollar una acción de filtrado frente a los tonos no deseados. En esta figura, la línea continua forma el modulador Σ∆ paso bajo



convencional anteriormente presentado, y la realimentación se ha dividido en dos. No obstante, para esta reconfiguración, se han reutilizado los componentes no lineales del propio modulador en su modo normal de operación y sólo se han añadido algunos elementos lineales adicionales, sin eliminar ninguna parte del circuito.

Figura 4. 24. Optimización de la estrategia para forzar la oscilación en un modulador Σ∆ paso bajo.

Como se explica en [33], este método puede extenderse a otras topologías de moduladores, como las de tipo paso banda, y a moduladores de orden superior, mediante la división en submoduladores de segundo orden.

Figura 4. 25. Esquema general de oscilador para un modulador genérico.

El esquema general de oscilador aplicable a moduladores Σ∆, es el de la Figura 4.26, donde R será 0 para un modulador paso bajo, y distinta de 0 para uno de tipo paso banda. Las características generales de oscilación se resumen en la Tabla 4.1.



Parámetros de Oscilación Condiciones de Oscilación

δ1- δ0 ≠ 0 ⎟⎟⎠

⎞⎜⎜⎝

⎛ −⋅=

test

01refOSC E

δδΠ

2VA

signo(Vref) = signo(δ1- δ0)

⎟⎠⎞

⎜⎝⎛ −+

⋅⋅

=2

CR2acos

T2π1f test

SOSC 1

2CR2

1 test <−+

<−

Tabla 4. 1. Características generales de oscilación.

4.6.4. Metodología OBT para otras arquitecturas de ADCs

En [39] se introducen las reglas generales para la aplicación de la estrategia de test basada en oscilación para otras topologías de convertidores analógico-digitales que no sean las basadas en moduladores Σ∆. Por ejemplo, para convertidores “pipeline”, nos basamos en la combinación de los recursos analógicos y digitales normalmente disponibles en esta clase de circuitos, además de la inclusión de una etapa extra, y de una reconfiguración dinámica del convertidor completo, para aplicar el método OBT. De este modo se pueden formar osciladores locales y analizar sus correspondientes parámetros, con el fin de valorar la calidad de funcionamiento global del convertidor.

Van a considerarse dos estrategias: La primera se basa en la existencia de tiempos muertos, o de paro, en los cuales el convertidor puede ser evaluado. En este caso todas las etapas que lo componen estarán desconectadas del camino de la señal y forzadas a oscilar de forma separada. La parte digital del convertidor lee los parámetros de la señal oscilatoria para cada etapa y toma las decisiones correspondientes (pasa o no-pasa para cada etapa y para el convertidor completo). La segunda estrategia considera la inclusión de etapas adicionales, de modo que el convertidor siempre estará formado por todas las etapas menos una, que será forzada a oscilar de modo aislado, mientras sus parámetros son analizados. Este proceso se repite periódicamente para todas las etapas, desconectando una cada vez, y haciendo que el resto permanezcan conectadas formando un convertidor con una precisión determinada.

Esta segunda estrategia resulta adecuada para la combinación de esta metodología con otros métodos de test aplicables a convertidores “pipeline” [40-41]. Una ventaja que presenta consiste en que un test “off-line” puede combinarse con un test “on-line”, compartiendo recursos de hardware extra, incluidos en el chip.

Para que la coexistencia de ambos métodos sea efectiva, se necesita una descomposición del “pipeline” en una serie de sub-convertidores, lo que puede hacerse a través del subsistema digital, incorporando algún elemento lógico adicional para la necesaria sincronización, así como corrección y/o calibración. El analizador de la respuesta de test debe estar compuesto, en este caso, por el circuito de detección de fallos que se describe en [40], además de un subcircuito extra constituido por una implementación del método expuesto en [42].

De manera similar, para el caso de convertidores “time-interleaved”, puede aplicarse la misma metodología de test, si bien es preciso considerar que las constantes de



sincronización de estos convertidores son más estrictas, y habrá que desarrollar una estrategia para enfrentarse a estos problemas de sincronización.

En lo que se refiere a los convertidores de rampa, nos encontramos con un caso bien distinto, puesto que el objetivo será evitar tardar un tiempo excesivo en observar las oscilaciones. Por un lado, podemos basarnos en el clásico método servo, pero limitándonos a algunas transiciones críticas y forzando las oscilaciones de un modo prefijado. Por otro lado, también podemos emplear un proceso de aceleración basado en el cambio de las constantes temporales del circuito.

Para el caso concreto de la aplicación de esta estrategia de test a un ADC doblado e interpolado (objeto de estudio en el próximo capítulo de este documento), además de tener en cuenta las consideraciones anteriores, es preciso prestar particular atención a la problemática relacionada con la partición del CUT. Como veremos, este convertidor consta de dos etapas de cuantización, fina y gruesa, y en la etapa fina, el preprocesado analógico de doblado de la señal se realiza a través de cuatro bloques de doblado, precedidos, cada uno de ellos, por cinco etapas de amplificación de muestreo y retención. Para que la división en bloques permita que la parte del ADC no sometida a oscilación mantenga la capacidad de realizar una labor de conversión, con una precisión dada, no se puede separar las etapas de S&H del bloque de doblado, al que proporcionan las entradas, ni de los comparadores que procesan su salida. Por tanto, se debe hacer oscilar al conjunto formado por cinco S&Hs, junto con el bloque de doblado al que preceden, y los comparadores que lo siguen, lo que complica el modelado y obtención de la función de transferencia del BUT. También hay que considerar que ninguno de los bloques del circuito presenta lazo de realimentación, por lo que es necesaria la inclusión de circuitería adicional que, en principio, no sabemos en qué medida va a afectar a las prestaciones, sobre todo de velocidad, del ADC. Si queremos analizar por separado bloques más simples, necesitaremos, entonces, duplicar el sometido a test, para mantener la funcionalidad del resto del convertidor, lo que, junto a la introducción de lazos de realimentación, incrementa el área considerablemente.

4.7. Aportaciones de Built-in Self-Test (BIST)

Una estructura de tipo BIST completa debe incluir, en principio, circuitos que estén al cargo de implementar, tanto la generación del estímulo de test (TSG), como el análisis de la respuesta de salida (ORA). En esta sección se resume, brevemente, algunas de las soluciones BIST que se han propuesto para el test de convertidores analógico-digitales basado en parámetros de funcionamiento, algunos de los cuales han llegado a comercializarse, incluyendo algunas de las aportaciones aparecidas en los últimos tres años. Se han excluido deliberadamente las aportaciones basadas en test de oscilación por dos motivos: en primer lugar, por haber sido ya introducida la estrategia de implementación en la sección anterior; y, en segundo lugar, por poder considerarse, fundamentalmente, como una técnica de test estructural.

La mayoría de las metodologías BIST para el test de ADCs tratan de implementar las técnicas de test descritas anteriormente en este capítulo. En [43] se propone acumular un histograma del convertidor en una RAM dentro del chip, mientras que el estímulo se genera de forma externa. El cómputo de códigos acumulados puede ser comparado con los umbrales de test dentro del chip para el test del DNL; otros análisis se llevarán a



cabo fuera del chip. Esta solución puede extenderse hacia un BIST completo mediante la inclusión de un generador de onda triangular en el interior del chip [44]. De modo similar, la memoria adicional, el BIST analógico basado en histograma (HABISTTM), y el circuito ORA, pueden integrarse con el fin de almacenar un histograma de referencia en el chip para un test de parámetros estáticos más completo [45]. Este método comercializado [46] también permite el uso del convertidor A/D analizado con el circuito BIST para aplicar un test basado en histograma a otros bloques analógicos incluidos en el mismo circuito integrado.

En este sentido, en [47] se propone la implementación de un BIST basado en histograma de tipo lineal, teniendo en cuenta las ventajas que éste supone en cuanto a ahorro de recursos de memoria, y facilidad de cálculo de parámetros. Mediante la combinación de un histograma lineal y de un método de descomposición temporal optimizado, es posible reducir drásticamente los recursos hardware necesarios. No obstante, esta reducción se consigue a costa del perjuicio del tiempo de test y de la necesidad de contar con un generador de onda triangular de alta linealidad. Para solventar este último aspecto, en [48] los autores proponen un generador de onda triangular de alta precisión basado en dos generadores de rampa de alta linealidad, junto con un circuito de control en realimentación, en el que la precisión de la onda triangular se obtiene por medio de un esquema de calibración.

Asumiendo que uno de los principales retos del test ADC basado en un estímulo de tipo rampa lineal es generarla con una alta precisión, los autores de [49] aseguran que lo que es realmente necesario en un test de histograma basado en rampa no es conseguir su linealidad, propiamente dicha, sino el espaciado uniforme del conjunto de muestras de tensión; lo que resulta más fácil de conseguir que una rampa lineal de alta precisión. Para ello proponen un método determinista de ajuste dinámico de elementos (DDEM) aplicado a DACs de baja precisión, y generar las citadas muestras de tensión uniformemente separadas. Esta metodología puede emplearse, tanto en test de producción, como en implementaciones BIST. La técnica de ajuste dinámico de elementos (DEM) fue introducida en [50], y acepta que los errores de ajuste son inevitables, y cambia de lugar, de forma dinámica, las interconexiones entre elementos no ajustados para que sobre la media todos los elementos sean prácticamente iguales. De este modo pueden mejorarse las especificaciones de linealidad efectiva de los DACs.

Por otro lado, en [51], se define un método de identificación y eliminación del error del estímulo de test (método SEIR) para el test de linealidad de convertidores ADC, susceptible de ser incluido en una estructura BIST. En él se pueden usar generadores de señal que pueden ser significativamente menos lineales que el dispositivo sometido a test. Más concretamente, se emplean dos fuentes de excitación imprecisas no lineales, pero que se encuentran funcionalmente relacionadas, a la entrada del ADC, para obtener dos conjuntos de datos de salida. Entonces, el algoritmo SEIR usa la información redundante de esos datos para identificar con precisión los errores de no linealidad del estímulo. Finalmente, el algoritmo elimina estos errores de los datos de salida del convertidor, permitiendo la medida precisa de los parámetros de linealidad del ADC. En [52] se propone un algoritmo mejorado para la identificación del estímulo en un test basado en histograma.

En [53] se propone una alternativa al análisis de histograma que, en lugar de basarse en la medida de la frecuencia de código, emplea un contador, así como un detector de



cambio de código, para medir directamente la anchura de código. Pasando secuencialmente a través de cada código y recopilando las respectivas anchuras, la técnica es capaz de detectar también el comportamiento no-monotónico. En el caso de que el chip contenga una memoria accesible, la ventaja de este esquema frente al histograma radica en que ésta no necesita de ser consultada en cada ciclo de reloj, lo que evita la necesidad de contar con una memoria de acceso rápido. Si no hay memoria en el chip, se escriben en los registros los valores de los contadores y de la salida del ADC, de modo que mientras se mide una anchura de código, la medida anterior se traslada al equipo de test digital exterior. En este último caso, la técnica de histograma requiere obtener cada dato de código de manera secuencial, lo que incrementa el tiempo de test en 2n, donde n es la resolución del ADC.

En [54] se propone un esquema BIST para analizar el comportamiento dinámico de una cadena de convertidores A/D-D/A sin contar con un DSP. En principio esta solución es de aplicación general a ADCs de alta resolución, y se basa en un análisis de la respuesta en el que se integran n/4 muestras uniformemente distribuidas para cada cuarto de la respuesta a una rampa. Entonces, se pueden calcular los coeficientes de un polinomio de ajuste de tercer orden a partir de estas cuatro sumas, y relacionarlos con el offset DC, la ganancia y la distorsión armónica de segundo y tercer orden esperadas para una entrada sinusoidal. En este caso el DAC se emplea para generar el estímulo de tipo rampa, si bien, si se emplean otras fuentes de generación del estímulo, tanto el ADC como el DAC pueden analizarse por separado de forma digital. En [55] se presenta una técnica para generar cuatro escalones exponenciales usando una forma de onda modulada en anchura de pulso (PWM) que, posteriormente, es filtrada en paso bajo RC antes de ser aplicada como estímulo de entrada a un ADC. Se demuestra matemáticamente que el uso de esta onda exponencial filtrada es equivalente al empleo de una rampa altamente lineal si se aplica el algoritmo de ajuste polinómico. El BIST va a generar una onda PWM con cinco ciclos de trabajo diferentes, que se aplican a un filtro paso bajo externo (no integrado), para dar lugar a un escalón de subida y uno de bajada para cada cuarto del rango de entrada del convertidor. El proceso de integración se lleva a cabo durante los flancos de subida/bajada de la exponencial para conseguir una distribución de códigos de salida relativamente lineal. Sin embargo, este esquema BIST basado en ajuste polinómico está dirigido al test de convertidores de alta resolución, únicamente, y además, se basa en la hipótesis de que un polinomio de tercer oren ajusta con precisión la respuesta de test, lo que no siempre se cumple.

Por ejemplo, en [56] se describe un método para el test de convertidores Σ∆ que puede utilizarse, tanto para el test de producción, como para su implementación BIST, así como para autocalibración. Este método es capaz de evaluar la ganancia del convertidor, offset, segundo y tercer armónico y SNR, también mediante la aplicación de un estímulo de test PWM (Pulse Width Modulated) puramente digital y un postprocesado de la salida digital usando una regresión polinómica de tercer orden o una FFT. En [57] se emplea la misma técnica de modulación de anchura de pulso para la generación del estímulo de entrada en el test de convertidores Σ∆, y se explica la necesidad de emplear un muestreo coherente a la hora de aplicar el procesado FFT para evitar la aparición de posibles tonos espurios.

Como último ejemplo de técnica BIST, vemos que en [58] la metodología propuesta se basa en el test SNDR de convertidotes A/D Σ∆. Esta técnica, digital en su mayor parte, emplea un “stream” binario como estímulo de test, y analiza la respuesta



mediante un algoritmo de ajuste de seno. Una de las ventajas de este método radica en que, tanto la generación de la señal de test, como el análisis de la respuesta de salida, se llevan a cabo dentro del chip, aprovechando los recursos digitales disponibles en un convertidor Σ∆. En cuanto a la implementación del BIST, es preciso realizar un esfuerzo extra de diseño del filtro decimador para poder aplicar el método, si bien, sólo se ha de incorporar una tensión de referencia atenuada adicional y algunos interruptores en el modulador analógico; por lo que toda el área extra será prácticamente digital.

4.8. Conclusiones

En este capítulo se han introducido los métodos principales que se emplean para extraer los parámetros clave y especificaciones que son, normalmente, el objetivo del test de convertidores A/D; así como las soluciones potenciales para implementar, tanto un auto-test completo, como para una migración de recursos de test desde el equipamiento exterior al interior del circuito. La Tabla 4.2 muestra un resumen de las ventajas y limitaciones de los principales métodos de test aplicables a convertidores analógico-digitales, ya descritos.

Técnica Parámetros Testados Principales Ventajas

Principales Limitaciones

Basado en Histograma

Funcionamiento estático (error de ganancia y de Offset, DNL, INL, códigos perdidos, etc.)

Bien establecido Test lineal completo

Tiempo de test largo Número de datos alto No incluye test dinámico Precisión del estímulo

Servo-Loop Funcionamiento estático (error de ganancia y de Offset, DNL, INL)

Medida precisa de límites de código (no basado en estadística)

Precisión del estímulo Precisión de la medida

Ajuste de Seno

DNL, INL, códigos perdidos, incertidumbre de apertura, ruido

Test dinámico

fin submúltiplo de fS Convergencia del algoritmo Precisión de la medida

Test de Frec. de

Pulsación Características dinámicas

Demostración visual, simple, y rápida de los fallos del ADC

Test no preciso

Basado en FFT

Funcionamiento dinámico (THD, SINAD, SNR, ENOB)

Test dinámico Bien establecido

No tiene test de linealidad

Tabla 4. 2. Resumen de principales métodos de test para ADCs.

El mayor objetivo es poder proporcionar un convertidor analógico-digital con una solución de test embebida que sólo requiera de equipamiento de test digital externo. En este sentido, en el caso de las soluciones de test dentro del chip propuestas o disponibles



comercialmente, es preciso conocer las limitaciones de cada método antes de invertir un esfuerzo de diseño adicional. Por ejemplo, el test de histograma requiere el almacenamiento de una gran cantidad de datos que, además habrán de ser evaluados dentro del chip, lo que requiere un tiempo de test largo. Por otro lado, para las soluciones de tipo “servo-loop”, la oscilación en torno a un único nivel de transición puede ser difícil de alcanzar bajo niveles reales de ruido. El ajuste de seno precisa de una significativa área adicional para el cálculo dentro del chip, al igual que las soluciones basadas en FFT, e incluso así pueden no satisfacer las necesidades de precisión y resolución.

De todo lo anterior, podemos extraer la conclusión de que los métodos de test funcionales citados necesitan complementarse entre sí para la caracterización estática y dinámica completa del ADC, lo que implica un aumento del tiempo necesario para llevar a cabo el test. Por otro lado, los algoritmos empleados para el procesado de la señal son complejos y precisan de un equipamiento exterior costoso, tanto en requerimientos de precisión y/o velocidad, como en capacidad de almacenamiento. Estos requerimientos, a la hora de trasladarlos al interior del chip, se traducen en un incremento de coste y área significativos. Por tanto, en este sentido, un test DfT estructural, como el propuesto en el siguiente capítulo de esta tesis, presenta la posible ventaja de una mayor simplicidad del estímulo de test y de procesado de las medidas, así como una reducción de tiempo y coste, que facilita su implementación en el interior del chip. Sin embargo, su mayor desventaja radica en el hecho de no aportar información sobre el cumplimiento de especificaciones, sino únicamente de la presencia de fallos en el circuito.

Por todo ello, será necesario desarrollar mayores esfuerzos en este área de trabajo del test de convertidores A/D, de modo que se pueda, en un futuro, asegurar una métrica de test de calidad, cuantificando los tiempos de test, coste asociado y precisión de la medida.

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Capítulo 5. Test estructural de un convertidor A/D doblado e interpolado 197

Capítulo 5

Test estructural de un convertidor A/D doblado e interpolado de alta velocidad

Los convertidores analógico-digitales de alta velocidad, y resolución baja o moderada, se emplean normalmente en aplicaciones tales como: receptores de señal vía satélite, sistemas de lectura-escritura de discos duros, o reproductores de DVD de nueva generación, como los Blue-ray [1].

Además, la tecnología emergente de radio de banda ultra-ancha (ultra-wideband, UWB) desarrollada por el grupo de trabajo IEEE 802.15.3a, promete eliminar prácticamente todos los cables de señal domésticos [2]. Para ello, el UWB requiere un ADC que muestree las señales correlacionadas a 528 MHz, capturando la energía de transmisión de la señal. Se precisa únicamente de un rango dinámico de 6 bits para el receptor, con un control mínimo de ganancia o de potencia [1, 3]. Otros diseños alternativos de receptores pueden reducir el número de bits precisados por el ADC mediante la inclusión de dicho control de ganancia o de potencia, y así adaptarse al cambiante entorno [4-5], donde 4 bits son más recomendables para aplicaciones de muy baja potencia, pero baja resolución, como por ejemplo, redes de sensores wireless UWB (UWB wireless sensor networks), y 6 bits son preferibles para conectividad wireless multimedia.

Sin embargo, cuando se quiere emplear convertidores de alta velocidad en dispositivos alimentados por medio de baterías, aparece la necesidad de optar por diseños de muy bajo consumo. Este requerimiento lleva a explorar otras arquitecturas, distintas de la típica flash, que tengan una resolución baja-a-moderada, como es el caso de los ADCs basados en técnicas de preprocesado analógico del tipo doblado e interpolado. Este convertidor presenta la ventaja de poseer un número menor de comparadores y, por tanto, un área más reducida, mientras que su velocidad de


198 Capítulo 5. Test estructural de un convertidor A/D doblado e interpolado

operación sigue siendo equiparable a la del ADC de tipo flash. Por otro lado, los ADCs, tal y como se ha explicado en el capítulo anterior de esta

tesis, se caracterizan mediante un test basado en el cumplimiento de especificaciones, el cual requiere mucho tiempo e instrumentación cara para medir señales analógicas con precisión. Además, ésta es una labor bastante compleja para módulos embebidos, donde la accesibilidad a los nudos internos se reduce drásticamente. Para solventar estos problemas se han propuesto diferentes técnicas BIST que utilizan señales internamente generadas o analizadas, de modo que se trasladen al interior del chip las metodologías de test funcional.

La mayoría de estos métodos requieren componentes adicionales de alta precisión para implementar el generador de estímulos. Además, la gran cantidad de datos a almacenar y evaluar en el interior del chip implica un aumento considerable del tiempo de test requerido. Por tanto, en este trabajo vamos a desarrollar una técnica DfT (Design-for-Test) que no pretende extraer las prestaciones del ADC para la identificación de los circuitos defectuosos, sino que emplea una metodología basada en un modelo de fallos estructural a modo de alternativa, o como complemento, del test de especificaciones tradicional. De este modo, el método de test propuesto emplea un modelo de fallos para describir el comportamiento en fallo de un defecto real y, posteriormente, este modelo se utiliza para desarrollar y evaluar una estrategia de test, mediante la estimación de su cobertura de fallos.

En resumen, en este capítulo presentamos un método de test estructural basado en un circuito DfT, cuya capacidad de detección ha sido evaluada sobre un convertidor analógico-digital doblado e interpolado. Para ello, primero se ha desarrollado un modelo de comportamiento a alto nivel bajo el entorno MATLAB/SIMULINK, tanto del ADC, como del DfT, para la optimización del diseño del convertidor y una primera evaluación de validez del método de test. En segundo lugar se ha realizado una implementación a nivel transistor de ambos circuitos y se ha utilizado una plataforma CAT (Computer-Aided-Test) para la inyección y simulación de fallos catastróficos, de modo que se establezcan los límites de test óptimos de nuestro método que maximizan la cobertura de fallos.

5.1. Convertidor A/D doblado e interpolado de alta velocidad

5.1.1. Concepto de doblado

Como se describió en el Capítulo 1, un convertidor A/D de dos pasos gana eficiencia si se divide una cuantización de N bits en dos cuantizaciones de menor resolución. En un convertidor de este tipo (Figura 5.1(a)) un cuantizador grueso de n1 bits digitaliza la señal de entrada con una baja resolución, y aplica la palabra de código resultante al DAC de reconstrucción. La salida analógica del DAC se resta de la entrada original para formar una señal de residuo (Figura 5.1(b)) que se procesa por medio de un cuantizador de n2 bits. La ventaja de esta estrategia radica en que la complejidad combinada de los cuantizadores de n1 bits grueso, y de n2 bits fino, puede ser mucho menor que la correspondiente a un único cuantizador de N bits.



(a)

(b)

Figura 5. 1. Arquitectura de un ADC de dos pasos: (a) diagrama de bloques, y (b) principio de funcionamiento.

La finalidad de un convertidor analógico-digital doblado es formar una señal de residuo empleando circuitos analógicos simples, con lo que se omite la necesidad de emplear un cuantizador grueso, un DAC y un restador. En una implementación de este tipo (Figura 5.2) la señal de residuo de bajo rango dinámico que genera el circuito analógico de doblado, conduce directamente el cuantizador fino. Debido a la naturaleza periódica de dicha señal de residuo, no obstante, la salida digitalizada del cuantizador fino resulta ambigua, y el cuantizador grueso sigue siendo necesario para determinar en qué periodo de la característica de transferencia de los circuitos de doblado se encuentra la señal de entrada del cuantizador. La característica de entrada/salida de un circuito de doblado analógico puede parametrizarse a través del número de segmentos lineales, o dobleces, que contiene.

Figura 5. 2. Diagrama de bloques simplificado de un ADC doblado.



La idea de doblado es similar a la de un ADC de dos pasos, en el sentido de que ambas estructuras utilizan dos cuantizadores de baja resolución para implementar un ADC de mayor resolución. Sin embargo, los ADCs de tipo doblado utilizan un preprocesado analógico de la señal de entrada con el fin de generar un “residuo” en el mismo instante de tiempo en el que se obtienen los MSBs del cuantizador grueso. La resolución total del ADC doblado será N = nMSB + nLSB, donde nMSB y nLSB son el número de bits que se obtienen por parte de los cuantizadores grueso y fino, respectivamente.

Consideremos, por ejemplo, el caso de un ADC doblado de 5 bits que utilizaremos para explicar la idea básica de funcionamiento de dicho convertidor. En la Figura 5.3 podemos ver la característica de transferencia, en forma de diente de sierra, del amplificador de doblado que se emplea, y que tiene un factor de doblado igual a 4. En este caso, tenemos que la forma de onda de la salida se repite cuatro veces, mientras la tensión de entrada va variando a lo largo del rango completo del convertidor. Por tanto, un comparador, en este tipo de ADC, tiene que detectar cuatro pasos por cero, mientras que para un convertidor flash análogo, sólo detecta uno. En otras palabras, para la obtención de la palabra digital de salida, el ADC doblado de 5 bits del que hablamos precisa de un total de diez comparadores (tres para el cuantizador grueso, y siete para el cuantizador fino), mientras que para un ADC flash de 5 bits se necesitan treinta y un comparadores. En reglas generales, se puede decir que un ADC doblado tiene la capacidad de “reusar” comparadores, o, dicho de otro modo, utiliza un mismo comparador más de una vez; esto implica una reducción en el número de comparadores necesarios para realizar la conversión igual al factor de doblado (FD).

Figura 5. 3. Generación de los bits gruesos y finos en un ADC doblado de 5 bits.



En la Tabla 5.1 se muestra una comparativa entre el número de comparadores precisados en un ADC flash y en uno doblado, dependiendo de FD, en función de la resolución del convertidor, de modo que se aprecia fácilmente que, a medida que aumenta la resolución, el número de comparadores en un ADC doblado se reduce significativamente, comparado con el caso de un flash.

ADC 5 bits 6 bits 7 bits 8 bits 9 bits 10 bits

Flash Completo 31 63 127 255 511 1023

Doblado (cuant. grueso 2 bits) 10 18 34 66 130 258



Tabla 5. 1. Comparación del número de comparadores entre ADCs flash y doblados.

En la Figura 5.3 se muestra la generación de los bits finos y gruesos del ADC de 5 bits tomado como ejemplo. Como se puede observar, el rango completo de entrada queda dividido en cuatro regiones (22), de modo que el cuantizador grueso determina en cual de estas regiones se encuentra la tensión de entrada. En general, si el factor de doblado MSBn

D 2F = , se necesita un cuantizador grueso de nMSB bits. Simultáneamente a la operación del cuantizador grueso, el fino de 3 bits (nLSB) se encarga de digitalizar el residuo generado por el amplificador de doblado.

Aunque, tanto el ADC doblado como el de dos pasos tienen un principio de funcionamiento similar, el primero posee menor latencia. Es decir, en un convertidor analógico-digital doblado la información de los cuantizadores fino y grueso se genera simultáneamente, y son independientes entre sí, por lo que esta estructura no requiere, en un principio, del uso de un módulo de muestreo y retención, ni de un DAC.

5.1.1.1. Doblado lineal

Es posible implementar el ADC basado en la característica de transferencia mostrada en la Figura 5.3 si existe un circuito analógico simple capaz de generar la característica de entrada-salida en forma de diente de sierra, con trozos lineales, de la Figura 5.4(a). Sin embargo, esto no resulta posible, debido a la discontinuidad inherente de este tipo de forma de onda. En estos puntos de discontinuidad el “slew-rate” debe ser infinito, por lo que, a efectos prácticos, se emplea una característica triangular como la mostrada en la Figura 5.4(b).



(a)

(b)

Figura 5. 4. Características de transferencia (a) de diente de sierra, y (b) triangular.

Se han desarrollado diversas implementaciones para aproximar la forma triangular de la característica de la Figura 5.4(b), algunas de ellas basadas en diodos [6-7], y otras basadas en espejos de corriente [8].

Figura 5. 5. Doblado lineal basado en diodos.

En la Figura 5.5 se puede ver la configuración básica de un amplificador de doblado x4 basado en diodos y su curva de transferencia I-V. La señal de entrada es de corriente, y se compara con cuatro corrientes de referencia I. Los terminales de colector de los transistores bipolares de las etapas en base común Q1-Q4 se conectan entre sí dos a dos, tal y como se muestra en la Figura 5.5. Si la corriente de entrada es igual a cero,



entonces las corrientes I pasarán a través de Q1 y Q3, y de Q2 y Q4, de modo que la corriente total a través de las resistencias de carga será de 2I. Por tanto, la tensión diferencial de salida será igual a cero. Si se aplica una corriente de entrada positiva, por ejemplo 1,5I, ésta se resta de la de referencia que pasa por Q1. Dicha diferencia, en este caso 0,5I, polariza en directa al diodo D1, y será restada de la corriente de referencia a través de Q2, por el que también pasará una corriente de 0,5I. Como resultado, la corriente que pase a través de la resistencia de carga R1 se reduce a I, y la que pasa por R2 adquiere el valor de 1,5I. Por tanto, la tensión diferencial de salida será 0,5IR.

Esta topología logra aproximar bastante bien la característica triangular lineal antes citada, si bien sufre de un requerimiento de swing de entrada bastante grande. Debido a la importante caída de tensión en lo diodos que se produce, esta metodología no se adapta a diseños en baja tensión. Por ejemplo, para implementar un amplificador de doblado x8, la caída total de tensión en los diodos ronda los 8VD ≈ 8 x 0,7V = 5,6V. Es decir, la tensión de alimentación del circuito debe ser superior a estos 5,6V para conseguir el swing de tensión de entrada, lo cual resulta inaceptable. Además, esta estructura se caracteriza por una corriente de salida en modo común bastante alta, sobre la cual se superpone la corriente diferencial de salida. Desde el punto de vista de la aplicación práctica, con tensiones de alimentación limitadas, esta componente en modo común puede resultar problemática.

Por otro lado, un espejo de corriente puede emplearse también para implementar un amplificador de doblado con una característica de transferencia lineal. La idea consiste en utilizar bloques básicos con una característica corriente-corriente en forma de “S”, para construir una forma de onda de doblado triangular. En la Figura 5.6(a) se muestra el esquemático de este bloque básico, y en la Figura 5.6(b) su curva de transferencia I-I.

(a) (b)

Figura 5. 6. Bloque básico del amplificador de doblado basado en espejos de corriente: (a) esquemático, y (b) curva de transferencia I-I.

Los parámetros de la curva en forma de “S” de la Figura 5.6(b) se pueden determinar a partir de las corrientes de polarización y del tamaño de los transistores, según las siguientes ecuaciones:

B1E1 II = (5.1)

B33

4B2E2 I

PPII −= (5.2)



B12

1B2E3 I

PP

II −= (5.3)

B3E4 II = (5.4)

donde Pi, con i = 1,…,4, es la relación de tamaño de los transistores que forman los espejos de corriente.

El bloque de doblado básico es un amplificador limitador de corriente, cuya ganancia puede ajustarse cambiando la ganancia de los dos espejos de corriente, y cuyos dos puntos de transición se determinan en función de la ganancia y de las corrientes de polarización.

La Figura 5.7 muestra cómo se construye un amplificador de doblado en modo corriente, conectando los bloques de doblado anteriores en paralelo. El bloque de copia de corriente puede implementarse con un espejo pMOS que tiene una entrada y múltiples salidas. Por último, resulta sencillo construir un sumador de corriente conectando en un único punto varias corrientes.

Figura 5. 7. Topología de un amplificador de doblado basado en espejos de corriente.

En la práctica, se emplean espejos cascode en lugar de los espejos simples descritos anteriormente, si bien, para diseños en baja tensión, por ejemplo, con VDD inferior a 1,2V, se pueden emplear los espejos simples para construir el amplificador de doblado. Sin embargo, en estos casos la longitud de canal de los transistores deberá ser grande, con el fin de conseguir la precisión requerida. La principal desventaja que implica el uso de espejos de corriente simples con transistores de canal largo es la disminución de la velocidad del circuito.

Si se utilizan espejos de corriente de tipo cascode, esta implementación puede conseguir una buena aproximación de la característica de doblado triangular. No obstante, la velocidad va a verse limitada por los tiempos de conmutación “on” y “off”



de los espejos de corriente. Normalmente, los espejos están pensados para tener un amplio ancho de banda, pero eso significa un pequeño ancho de banda de la señal bajo corrientes de polarización elevadas. En el caso del amplificador de doblado, los espejos de corriente manejan señales grandes, por lo que las condiciones de polarización de cada espejo de corriente pueden diferir significativamente entre sí, dependiendo de la señal de entrada. Es decir, para implementar una característica de transferencia de doblado no-lineal, los espejos de corriente y los transistores que los componen están constantemente cambiando sus estados de operación entre “off” y “on”, lo que retardará la respuesta global del amplificador de doblado.

Por regla general, los circuitos que muestran características de entrada-salida discontinuas son difíciles de implementar, y no se ajustan a aplicaciones que requieran una alta velocidad de funcionamiento. Por tanto, prevalecerán aquellos convertidores doblados analógico-digitales que no requieran funciones de doblado con segmentos lineales. Los amplificadores de doblado con una característica de transferencia “semi-sinusoidal” son mucho más sencillos de implementar que los que se basan en formas de onda con segmentos lineales, aunque sean triangulares. Con esta característica de transferencia no-lineal, no resulta práctica la digitalización directa de las salidas de los amplificadores de doblado.

5.1.1.2. Doblado senoidal

Los amplificadores de doblado construidos a partir de pares diferenciales [9] tienen una característica de entrada-salida que se asemeja a una señal sinusoidal. En un sentido estricto, no se trata de una onda sinusoidal pura, sino que la forma de la señal dependerá de si se usan transistores BJT o CMOS.

(a)

(b)

Figura 5. 8. Amplificador de doblado con pares BJT: (a) esquemático, y (b) característica.



El amplificador de doblado que se muestra en la Figura 5.8(a) se basa en la función de transferencia de tangente hiperbólica obtenida a partir de pares diferenciales bipolares, que se aproxima a una senoide. La señal de entrada va incrementando progresivamente su valor, de modo que primero pasa el umbral del amplificador de la izquierda, que en ese momento realiza una transición a la salida de alto a bajo. A medida que va aumentando la entrada, en algún punto, se encontrará cercana al punto de referencia del segundo amplificador y, como éste tiene una polaridad invertida, dará lugar a que la salida pase de un valor bajo a uno alto. En el momento en el que la señal de entrada pase la referencia del amplificador de la derecha, el comparador cambiará de nuevo de alto a bajo. El funcionamiento descrito se muestra gráficamente en la Figura 5.8(b), donde la salida subirá, bajará, y volverá a subir cuando se aplica una entrada ascendente, lo que se corresponde con el comportamiento de doblado buscado.

Si se selecciona una separación entre tensiones VREF5 - VREF1 adecuada, se puede obtener una característica de transferencia de doblado “sinusoidal”. El circuito de la Figura 5.8(a), no obstante, adolece de algunas desventajas. En primer lugar, la señal de entrada es “single-ended”, por lo que las corrientes de polarización que pasan por los pares diferenciales del circuito de doblado perturbarán las tensiones de referencia aparentes, lo que distorsionará la forma de onda sinusoidal requerida. Por otro lado, la corriente de salida del circuito de doblado posee una componente en modo común bastante elevada, con sólo una pequeña componente de modo diferencial. Finalmente, si se necesitan muchos “doblados”, será necesario contar con muchos pares diferenciales en el circuito, lo que supondrá la aparición de una carga capacitiva significativa en el nudo de salida, lo que afectará al tiempo de asentamiento.

Figura 5. 9. Amplificador de doblado BJT basado en interconexión wired-OR.

Algunas de estas desventajas pueden superarse con el circuito mostrado en la Figura 5.9, que utiliza una configuración “wired-OR” a la salida de los pares diferenciales para reducir la señal de salida en modo común, y proporcionar cierto aislamiento. Este circuito, sin embargo, aún sufre de los efectos de perturbación derivados del uso de un esquema de referencia “single-ended”. Para eliminar esta fuente de error debe adoptarse una configuración completamente diferencial (fully-differential). También es preferible utilizar transistores CMOS, en lugar de bipolares, para que sea posible el uso de una



tecnología estándar CMOS para el convertidor analógico-digital completo, por las ventajas que ello supone.

En el caso de un amplificador de doblado CMOS, el principio de funcionamiento es análogo al descrito. Sin embargo, una implementación directa en tecnología CMOS tiene problemas de respuesta en frecuencia, debido a las grandes capacidades de drenador. Sin embargo, es posible mejorar las prestaciones mediante el uso de preamplificadores. Si cada par diferencial está conducido por un preamplificador, entonces los transistores pueden ser menores y tener menor capacidad de drenador. También los requerimientos en cuanto a ajuste de transistores se ven reducidos por la ganancia del preamplificador. Es más, se puede hacer que los dispositivos del preamplificador sean relativamente grandes para lograr un buen ajuste, sin que ello implique un aumento significativo de las capacidades de salida. Por último, los preamplificadores aumentan el nivel de las señales de entrada y limitan la inyección de carga (feedthrough).

5.1.1.3. Doblado doble

Podemos apreciar en las Figuras 5.8 y 5.9 que la parte superior de las formas de onda está redondeada. Este hecho no tiene por qué suponer un problema si consideramos el concepto de doblado doble de la Figura 5.10, que se formuló para evitar el problema de linealidad del amplificador de doblado [7].

Figura 5. 10. Comparación de un sistema de doblado único y uno de doblado doble.

En el caso de un sistema de doblado único (parte superior de la Figura 5.10) la entrada a escala completa del ADC se divide en cuatro segmentos, cada uno de los cuales se corresponde con el rango completo de un cuantizador de 3 bits, por tanto, es deseable contar con una característica de transferencia lineal. Sin embargo, en un sistema de doblado doble, el rango de entrada completo del ADC se divide en ocho segmentos, de modo que cada cuantizador de 2 bits maneja cuatro segmentos. El bloque lógico de selección siempre elige la salida del cuantizador cuyo amplificador de



doblado se encontrase en la zona lineal. Si una de las señales de doblado no estuviera en esta zona lineal, la otra sí lo está. Es decir, en lugar de mejorar la señal doblada para detectar ocho niveles, lo que requiere de un cuantizador de 3 bits, podemos tomar dos señales dobladas en las que detectamos cuatro niveles para cada una.

El rango lineal requerido para los amplificadores de doblado puede reducirse a la mitad si se emplea este esquema de doblado doble. Para el ADC de 5 bits de la Figura 5.3, en el caso de emplearse un doblado único, el rango lineal requerido debe cubrir 23 pasos de cuantización (LSBs); mientras que para uno doble, cada amplificador de doblado debe tener un rango lineal de 22 pasos de cuantización (LSBs).

Este mismo razonamiento puede extenderse al caso de cuatro señales dobladas con la detección de un único nivel por señal. De nuevo consideraremos el cuantizador fino de la Figura 5.3, en el que, si usamos cuatro amplificadores de doblado, la resolución de los cuantizadores que siguen a estos amplificadores es de 1 bit. Dicho de otro modo, el cuantizador pasa a ser un único comparador.

Figura 5. 11. Ocho señales dobladas que generan treinta y dos pasos por cero en un ADC doblado

de 5 bits.

La Figura 5.11 muestra las ocho formas de onda de un sistema de doblado óctuple. Estas ocho señales dobladas generan treinta y dos puntos de paso por cero equidistantes (5 bits) a lo largo de la escala completa de entrada del ADC. Por tanto, la linealidad de dichas señales ya no resulta crítica, puesto que sólo interesan las posiciones de los puntos de paso por cero, que será lo que afecte a la linealidad del ADC doblado. Para el caso del ejemplo de la Figura 5.11 el número de comparadores de detección de paso por cero será de ocho para el cuantizador fino y de tres para el grueso. Una estructura de ADC flash de 5 bits precisa de treinta y un comparadores. El problema radica ahora en que la generación de las ocho señales dobladas con 8x5 pares diferenciales supone tanto hardware, prácticamente, que en una estructura flash. Para evitar este problema y simplificar el circuito, se puede recurrir a técnicas de interpolación.



5.1.2. Concepto de interpolación

Un modo directo de generar las ocho formas de onda dobladas de la Figura 5.11 es emplear ocho amplificadores de doblado (Figura 5.12(a)). Sin embargo, este esquema de doblado “puro” rara vez se utiliza en implementaciones prácticas de convertidores debido a consideraciones de coste, tanto en área como en alimentación. En su lugar se emplean arquitecturas interpoladas para generar grandes cantidades de señales dobladas. Un convertidor analógico-digital doblado que usa interpolación recibe el nombre de ADC doblado e interpolado, o F&I ADC.

(a) (b)

Figura 5. 12. Diferentes formas de generación de múltiples formas de onda dobladas: (a) doblado puro, y (b) doblado más interpolado.

La Figura 5.12(b) muestra el principio de interpolación, en el que tres amplificadores de doblado generan tres señales dobladas con un offset mutuo igual a cuatro veces el offset entre dos amplificadores de doblado adyacentes de la Figura 5.12(a). En la configuración de la Figura 5.12(b), una red de resistencias se encarga de generar seis señales de doblado adicionales a partir de las tres existentes, con lo que se obtiene como resultado un total de ocho señales dobladas.

Generalizando, un interpolador generará un valor eléctrico intermedio entre otras dos cantidades eléctricas mediante el uso de: divisores resistivos o capacitivos para entradas en modo tensión (en función de si la señal es continua o discreta, respectivamente), o esquemas basados en espejos de corriente para entradas en modo corriente.

Dado que en este trabajo vamos a centrarnos en convertidores de señal de tipo continuo, introduciremos, brevemente, sólo los dos tipos de interpolación aplicables a estas señales: resistivo, y activo o en modo corriente.



5.1.2.1. Interpolado en modo tensión resistivo

El tipo de interpolación más común es el citado anteriormente, es decir, el basado en una división de tensión resistiva (Figura 5.13). La parte lineal de dos señales dobladas interpoladas debe extenderse hasta el punto de paso por cero de la otra para evitar la aparición de errores. La región interpolada es la mitad de la región lineal de las formas de onda dobladas. Sin embargo, la interpolación x2 es un caso especial, donde la no-linealidad no afecta a la precisión del punto de paso por cero interpolado, siempre y cuando las señales interpoladas sean simétricas e idénticas en cuanto a forma. En el caso de no-linealidad con un buen comportamiento, se puede utilizar una interpolación no uniforme para su compensación. En un caso extremo, se pueden generar todas las señales dobladas a partir de dos características sinusoidales de doblado I y Q.

Figura 5. 13. Interpolación en modo tensión resistivo.

Aunque la interpolación es un método empleado para obtener formas de onda dobladas adicionales con un coste más bajo, es necesario tener en cuenta que una gran extensión de interpolado adolece de retrasos irregulares en la red (variación de retraso por interpolación) [10].

Las redes de interpolación, tanto en convertidores flash, como doblados, pueden ser de entrada única (single-ended) o completamente diferenciales (fully differential), dependiendo del tipo de salida del preamplificador de la etapa anterior y del tipo de señal requerida por la entrada de los comparadores o “latches”.

5.1.2.2. Interpolado en modo corriente o activo

Cuando lo que tenemos es una señal en modo corriente, la impedancia del camino de la señal es pequeña, los swings de tensión están limitados, y la velocidad es alta. Por tanto, nos encontramos con que la interpolación en modo corriente puede resultar



adecuada para aplicaciones a baja tensión y alta velocidad. Las corrientes interpoladas se dividen por medio de espejos de corriente de tipo cascode en varias fracciones, de forma proporcional al tamaño de dichos espejos, y se suman para formar las divisiones de corriente finas (Figura 5.14) [11]. Las corrientes de offset de los dispositivos de interpolación, por ejemplo, de los espejos de corriente, pueden dar lugar a errores en los puntos de paso por cero; siendo la variación aleatoria de tensión umbral la mayor fuente de corriente de offset cuando se emplean espejos MOSFET. El empleo de grandes longitudes de canal resulta favorable, en este caso, puesto que conduce a tensiones efectivas de puerta más grandes, lo que convierte al offset por tensión umbral menos significativo, en comparación con la señal de entrada.

Figura 5. 14. Interpolación en modo corriente.

Si comparamos esta metodología con la interpolación en modo tensión, tenemos que el modo corriente implica una variación de retraso mucho menor. Sin embargo, hay que tener en cuenta que la precisión del factor de interpolación dependerá del ajuste entre componentes (resistencias o transistores). Entonces, el uso de estructuras en layout simétricas o de centroide común para resistencias proporciona, para las tecnologías actuales, precisiones del orden del 0,1%, mientras que, para interpoladores MOS de corriente los valores obtenidos son ligeramente peores.

5.1.3. ADC doblado e interpolado implementado

En la Figura 5.15 se muestra el diagrama de bloques simplificado del convertidor A/D doblado e interpolado de 6 bits elegido para nuestro trabajo. Se trata de un ADC en modo tensión completamente diferencial (fully differential).

La implementación del mismo emplea una red de resistencias para obtener las veinte tensiones de referencia necesarias para conducir el conjunto de preamplificadores que preceden a la etapa de muestreo y retención distribuida elegida. Cada preamplificador, como se explicará posteriormente, está encargado de obtener la diferencia entre la señal de entrada diferencial (Vip, Vin) y un umbral, también diferencial (Vrp, Vrn). De este modo, se genera una señal diferencial que, tras ser muestreada, conducirá a los bloques o amplificadores de doblado (FBs).



El convertidor A/D elegido emplea una implementación distribuida de la etapa de muestreo y retención. Esto elimina, tal y como se explicará posteriormente, la necesidad de un circuito de sincronización entre los bits finos y gruesos.

Figura 5. 15. Diagrama de bloques del ADC doblado e interpolado implementado.

La elección del factor de doblado deberá ser una solución de compromiso entre la reducción en el número de comparadores, y la velocidad creciente de las señales de doblado. Esta última se debe al efecto de multiplicación de la frecuencia inherente a la característica de transferencia del doblado. Por tanto, los bloques de doblado y la interpolación deben tener anchos de banda mucho más altos para mantener las prestaciones del ADC. El efecto de multiplicación de la frecuencia es proporcional al factor de doblado, y depende de la amplitud de la señal de entrada. El uso de un bloque se muestreo y retención puede reducir este requerimiento [12].



Para nuestra aplicación se ha escogido un factor de doblado igual a 4, de modo que contaremos con cuatro bloques de doblado para la generación de cuatro señales dobladas. El número de señales dobladas se cuadriplica mediante interpolación resistiva entre las generadas por los FBs. Idealmente, los pasos por cero interpolados deben distribuirse uniformemente entre los correspondientes a las señales primarias generadas por los FBs. Sin embargo, éstos pueden desplazarse de sus posiciones ideales debido al achatamiento de cualquiera de las señales primarias obtenidas a partir de la función de transferencia no-lineal de los bloques de doblado. Si se consigue obtener doblados primarios lo suficientemente lineales, estos pasos por cero generados por interpolación se situarán en sus posiciones correctas.

Una característica importante de las resistencias que forman la red de interpolación es que, además, llevan a cabo una labor de promediado, lo que ayuda a reducir los efectos del offset debido al desajuste, o desacoplo, entre los transistores que forman los bloques de doblado [13].

En resumen, en un convertidor A/D doblado e interpolado de 6 bits, se generarán dieciséis señales dobladas con cuatro pasos por cero, cada una de ellas, durante el rango de entrada del convertidor. Esto supone una cantidad total de 4 x 16 = 64 = 26 pasos por cero. Una de las señales dobladas representa una versión analógica del bit MSB-2 y puede usarse directamente para la codificación gruesa de los bits de salida. La división entre bits finos y gruesos (2 bits de preprocesado grueso y 4 bits de fino) es una solución de compromiso entre el número de comparadores requeridos y la complejidad del preprocesado analógico de doblado.

El circuito de preprocesado grueso genera la versión analógica de los dos bits más significativos, así como señales para detectar las condiciones de “overflow” y “underflow”. Todas estas señales se obtienen por medio de la combinación de las señales de salida de etapas de muestreo y retención. Por último, y en lo que se refiere al convertidor grueso, el doblado no sólo se va a usar para el convertidor fino, sino también para este circuito.

Para digitalizar la información doblada y la de los bits gruesos se emplea un comparador que detecta los pasos por cero de las señales diferenciales del circuito. Posteriormente, un decodificador utiliza el código cíclico termométrico procedente de los dieciséis comparadores del convertidor fino, y los 2 bits de los comparadores del grueso, para obtener el código digital de 6 bits a la salida, así como las señales de “overflow” y “underflow” del ADC.

5.1.3.1. Muestreo y retención

En principio, y tal y como se ha comentado con anterioridad al explicar el concepto de doblado, en este tipo de convertidor A/D no es necesario utilizar una etapa de muestreo y retención. Sin embargo, la señal de entrada se ve multiplicada durante el preprocesado analógico, como resultado de la operación de doblado.

El ancho de banda del bloque que realiza el preprocesado de doblado (BW)dobl será el factor crítico que determina la frecuencia máxima de la señal de entrada. El preprocesado de doblado actúa como un multiplicador de frecuencia dependiente de la amplitud. Para una señal sinusoidal de entrada:



( )D

doblmaxin, Fπ

BW2f

⋅= (5.5)

donde FD es el factor de doblado, que determinará el número de pasos por cero de una señal doblada.

Esta limitación en el ancho de banda de la señal analógica de entrada se supera por medio de la integración de un amplificador de muestreo y retención frente al convertidor A/D doblado, tal y como muestra la Figura 5.16. El ancho de banda global del convertidor vendrá ahora determinado por el ancho de banda del amplificador de S&H. Dicho de otro modo, las prestaciones y la frecuencia máxima de reloj del ADC que pueden alcanzarse estarán limitadas por el comportamiento de estabilización del preprocesado analógico durante la fase de retención del sistema. Para conseguir un convertidor de baja distorsión armónica, es preciso contar con un amplificador S&H de alto rango dinámico.

Figura 5. 16. Solución estándar de S&H único frente al convertidor A/D doblado.

Tal y como se ha citado anteriormente, el ADC utilizado para este trabajo emplea una implementación distribuida de la función de muestreo y retención. De este modo, los requerimientos de los circuitos de S&H individuales son más asequibles, si los comparamos con los del sistema de S&H único. Para ello se añade una etapa de preprocesado adicional frente a la operación de doblado, que consiste en veinte etapas de ganancia de entrada S&H en paralelo de tipo diferencial. Así se obtendrán las veinte señales diferenciales necesarias para que los FBs generen cuatro señales diferenciales dobladas.

Si comparamos la arquitectura de S&H distribuido frente a la de S&H único para convertidores doblados, la primera logra dos mejoras principales:

• Las demandas de diseño son menos severas para el caso distribuido, como puede verse en la Tabla 5.2, donde ambas posibilidades se comparan en términos de algunos parámetros de diseño importantes. Quitando la mayor complejidad en la secuencia de conmutación del reloj, la arquitectura distribuida es más favorable para el resto de parámetros.

• Debido a las etapas de ganancia de S&H, se relajan los requerimientos del proceso de doblado, como por ejemplo el offset del FB, que pueden relajarse en un factor igual a la ganancia de las etapas de entrada. Es más, el preprocesado analógico grueso mostrará el mismo comportamiento de estabilización, por lo que no aparecerán problemas de sincronización entre los convertidores grueso y fino.



S&H único S&H distribuido

Región lineal Rango completo de entrada del ADC 1/16 del rango de entrada del ADC

Precisión dinámica:

• Asentamiento

• Feedthrough en modo retención

• Inyección de carga por conmutación del reloj

6 bits 6 bits divididos por la ganancia de las etapas de ganancia a la entrada

Disipación de potencia global

Disipación alta en el amplificador para asegurar baja

distorsión

Sin disipación adicional aparte de la de las etapas de ganancia de entrada

Distribución de reloj Conmutación única Conmutación múltiple

Tabla 5. 2. Comparación entre S&H único y distribuido.

La mayor limitación que presenta la topología de S&H distribuido, en cuanto a las prestaciones globales del ADC, se encuentra ahora en las propias prestaciones del conjunto de las etapas de ganancia de entrada del S&H.

En la etapa de ganancia una de las entradas de la misma está conectada a la tensión de entrada, mientras que la otra se conecta a un punto de la red de resistencias de referencia. Las capacidades puerta-fuente de los transistores nMOS del par diferencial del preamplificador se acoplan entre la señal de entrada y la red de resistencias, lo que da lugar a un deterioro en las tensiones de referencia. Este deterioro equivale a una distorsión, que ha de tenerse en cuenta para calcular el valor máximo de las resistencias que forman la red de referencia. Tal y como se explica en [12], la resistencia requerida para una inyección de carga (feedthrough) dada, viene expresado por la fórmula:

πCf24Rin

n ⋅=

φ (5.6)

donde φ es la inyección de carga en LSBs, C la capacidad total de acoplamiento, y n la resolución del ADC en número de bits. Así, por ejemplo, si suponemos C = 2 pF, un “feedthrough” máximo de 0,5 LSBs para un convertidor de 6 bits, con una frecuencia de entrada de 500 MHz, el valor de R habrá de ser, aproximadamente, de 10 Ω.

El circuito básico de muestreo y retención implementado está formado por un condensador y un interruptor, formado por transistores CMOS conectados en serie, tal y como muestra la Figura 5.17. Mientras el interruptor está cerrado, la tensión en el condensador sigue la tensión de entrada, si el ancho de banda de la red paso bajo formada por la resistencia de conducción del interruptor y el condensador abarca el ancho de banda de la señal de entrada. En el momento que el interruptor se abre, la tensión en el condensador se mantiene en el valor que tenía antes de la apertura.



Figura 5. 17. Esquemático simplificado del circuito de S&H.

5.1.3.2. Preamplificadores

Como ya se ha dicho, los preamplificadores a la entrada de cada par diferencial del amplificador de doblado mejoran significativamente las prestaciones de dicho bloque, y relajan los requerimientos del mismo, si queremos construirlo empleando transistores CMOS. Además, si forman parte de una etapa de ganancia de entrada de un S&H distribuido, contribuyen aún más a la mejora de prestaciones y a la reducción de requerimientos de los FBs.

El conjunto de veinte preamplificadores de la etapa de ganancia del S&H tiene como cometido obtener la diferencia entre una señal de entrada diferencial (Vip, Vin) y unas tensiones de referencia también diferenciales (Vrp, Vrn). De este modo se obtiene una señal diferencial, que pasará posteriormente a los bloques de doblado, y que cumple la expresión:

( ) ( )[ ]rninrpiponop0 VVVVAvVVV −−−=−=∆ (5.7)

Cada una de las dos diferencias de tensión de la ecuación (5.7) se calcula mediante la transconductancia de los dos transistores de cada par diferencial del circuito de la Figura 5.18.

Figura 5. 18. Esquemático simplificado del preamplificador.



Según [14], sabemos que, realmente, la corriente de drenador de los transistores de un par diferencial cumple la expresión:

2id

n

Biasid

nBiasd V

βI4

V4β

2I

I −⋅

⋅±= (5.8)

para una tensión diferencial de entrada Vid dentro del intervalo n

BiasβI2 ⋅

± , puesto que

fuera de él la corriente será igual a IBias, o a 0.

Tal y como se ve en el circuito, las corrientes de los transistores se suman para convertirse en una tensión a través de las respectivas resistencias de carga.

Aunque, normalmente, emplearemos la expresión simplificada de la ecuación (5.7) para caracterizar la salida del preamplificador, la fórmula de la tensión de salida obtenida a partir de la ecuación (5.8), nos permitirá tener en cuenta efectos de segundo orden que puedan afectar al comportamiento del circuito. Esta consideración es útil, sobre todo, para el modelado a alto nivel del mismo, y para el cálculo del tamaño de los transistores en la implementación a nivel transistor.

5.1.3.3. Bloques de doblado

La señal doblada, a la salida del amplificador de doblado o bloque de doblado (FB), se obtiene a partir de las señales diferenciales de salida de varios preamplificadores, que constituyen las entradas de los diversos pares diferenciales que forman el circuito del FB. La operación llevada a cabo en el FB consiste en la suma de las corrientes de drenador, alternativamente, en dos resistencias de carga, tal y como muestra la Figura 5.19. Cada par será responsable de generar una parte de l función de transferencia, como se ha comentado anteriormente en la descripción del concepto de doblado sinusoidal.

Figura 5. 19. Esquemático simplificado del bloque de doblado.

En nuestro caso, como el factor de doblado es igual a 4, es necesario generar cuatro señales dobladas con cuatro pasos por cero cada una. De este modo, tras la interpolación, contemos con 16 señales dobladas x 4 pasos por cero/señal = 64 pasos por cero totales. Por tanto, el FB debe poseer cuatro pares diferenciales para la



obtención de dicha forma de onda doblada. No obstante, debido a que estamos utilizando señales diferenciales, es preciso implementar un par diferencial adicional para anular la componente continua y permitir el cruce de las señales dobladas de salida positivas y negativas (VoutP y VoutN), centrando la salida alrededor de cero.

5.1.3.4. Interpolación

El circuito considerado para realizar la interpolación consiste en un divisor de tensión resistivo entre las salidas consecutivas de las bloques de doblado según la secuencia cíclica FB1p – FB2p – FB3p – FB4p - FB1n – FB2n – FB3n – FB4n - FB1p, para añadir tensiones intermedias en número igual al factor de interpolado menos uno, como se muestra en la Figura 5.20.

Realmente, las resistencias de interpolación introducen un promediado entre las salidas de los bloques de doblado comportándose como un filtro espacial de orden uno. Es el mismo efecto del promediado resistivo y permite disminuir el efecto del desacoplo en los módulos precedentes y compensar el offset de entrada de los comparadores.

Figura 5. 20. Estructura simplificada de la red resistiva de interpolación.

5.1.3.5. Preprocesado grueso

El bit MSB se obtiene de la salida del bloque de S&H que corresponde al preamplificador situado en medio del divisor resistivo de la red de referencia (para nuestro caso de veinte preamplificadores es el número 11). En la implementación desarrollada se amplificará por medio de un bloque de doblado formando por un único par diferencial, es decir, un buffer (Figura 5.21). El objetivo es disminuir el efecto del “kick-back noise” del comparador sobre una señal analógica que va a ser procesada en paralelo en un bloque de doblado.



Figura 5. 21. Esquemático simplificado del preprocesado grueso del MSB.

El bit MSB-1 se codifica con un código gray (las cuatro regiones son “0110”) con objeto de disminuir las etapas diferenciales necesarias para su obtención (2 en código gray y 3 en binario) y sobre todo para evitar que al tener la transición en el mismo instante que el MSB pueda dar lugar a errores de metaestabilidad y complicar el diseño del decodificador digital.

Figura 5. 22. Esquemático simplificado del circuito de preprocesado grueso del MSB-1.

Para el MSB-1 se utiliza un bloque de doblado con tres etapas diferenciales (Figura 5.22), puesto que tratamos con una señal diferencial y hay que asegurar el cruce de las señales dobladas anulando la componente continua.

Por último, el circuito de preprocesado grueso incluye dos comparadores para digitalizar las salidas diferenciales de los módulos analógicos, siendo su diseño el mismo que el utilizado para los comparadores de las señales dobladas e interpoladas del convertidor fino.

5.1.3.6. Comparadores

Para nuestro convertidor hemos escogido una arquitectura típica de comparador regenerativo [15], que es la que se puede ver en la Figura 5.23. Ésta consiste en dos etapas: el comparador diferencial de corriente como etapa de entrada, y un latch



controlado por la señal de reloj que se emplea para incrementar la velocidad de conmutación de dicho comparador.

Figura 5. 23. Esquemático simplificado del comparador regenerativo.

El comparador opera en dos fases. En la primera, llamada fase de RESET, los dos nudos de salida, Vop y Von, se fijan a una tensión metaestable, mientras que los transistores controlados por la señal de reloj, M3 y M4, llevan a cabo el muestreo de la señal de entrada del comparador. Cuando baja la señal de reloj comienza la siguiente fase, llamada de REGENERACIÓN, en la que las salidas conmutan a las tensiones de alimentación.

La velocidad de regeneración está gobernada por un polo positivo cuyo valor aproximado responde a la expresión [16-17]:

eq.reg

o6o5m6m5reg C

ggggp

+++≈ (5.9)

donde Ceq.reg es la capacidad equivalente en los nudos de regeneración (y salida) Vop y Von.

Tal y como se ha comentado, el convertidor fino del ADC doblado e interpolado objeto de este estudio contará con dieciséis comparadores como el descrito, para la detección del paso por cero de las dieciséis señales dobladas obtenidas en la etapa anterior de interpolación. Además, para el convertidor grueso necesitaremos dos comparadores regenerativos adicionales para la obtención de los bits MSB y MSB-1. Es decir, en total contaremos con dieciocho comparadores en la estructura de nuestro ADC.

5.1.3.7. Decodificador

El código generado por un banco de comparadores en un convertidor A/D de tipo flash se denomina “código termométrico”. Sin embargo, debido al preprocesado analógico de doblado e interpolado, el código de salida de los comparadores de un ADC doblado no es termométrico, sino algo similar, que recibe el nombre de “código



termométrico cíclico”. Este tipo de código puede convertirse fácilmente en código Gray a través de una operación Exclusive-OR pura (XOR), y, a su vez, el código Gray puede convertirse en binario también con una operación XOR pura.

El decodificador termométrico elegido [18] acepta como entrada los dos bits del convertidor grueso (en código gray) y los 16 bits de los comparadores del conversor fino (código termométrico cíclico) provenientes de señales dobladas que presentan cinco cruces por cero cada una. Proporciona una salida digital de 6 bits “dout” (desde 0 hasta 63), una señal de “overflow”, una señal de “underflow”, y una señal de código erróneo.

En el caso ideal, la transición del bit MSB se corresponde con el código digital 31 y las transiciones del MSB-1 con los códigos 11 y 52. Al ser el código termométrico cíclico tenemos redundancia de 1 bit, que hemos utilizado para independizar la conversión del bit del codificador grueso que presenta una transición cercana al código de salida.

5.2. Metodología DfT

5.2.1. Circuito del DfT

El estrategia que se propone en este trabajo se basa en una metodología de test estructural que proporciona una señal de salida digital de tipo “go/nogo” que se utiliza como interfaz con una ATE de bajo coste [19-21]. Este método consiste, básicamente, en muestrear varios nudos internos del circuito y obtener una medida de su desviación relativa con respecto a los valores correspondientes en el caso libre de fallo. Dado que las medidas de valores absolutos de tensión en los nudos internos del convertidor son fuertemente dependientes de la dispersión de parámetros de proceso, para disminuir su influencia, vamos a centrarnos en la medida de las variaciones relativas que aparecen entre dichos nudos.

Figura 5. 24. Salidas de los S&H procesadas por el DfT a la vez.



Los defectos que aparecen en la red de resistencias de la entrada, los preamplificadores y los módulos de muestreo y retención que aparecen en la Figura 5.15, se detectan muestreando al mismo tiempo las salidas de tres de los veinte bloques S&H del ADC (Figura 5.24).

El circuito DfT se encarga de obtener la diferencia de tensión entre otras dos diferencias, ∆V1 y ∆V2, que son:

( ) ( )[ ]1iViVV SHSH1 +−=∆ (5.10)

( ) ( )[ ]2iV1iVV SHSH2 +−+=∆ (5.11)

De modo que, por medio de un amplificador diferencial de diferencias (DDA), cuyo esquemático coincide con el del preamplificador de la Figura 5.18, calculamos dicha diferencia entre las ecuaciones (5.10) y (5.11):

( ) ( )[ ] ( ) ( )[ ] 2iV1iV1iViVAV SHSHSHSHVDDAout +−+−+−=∆ (5.12)

donde ∆Vout es la salida del DDA, AVDDA es la ganancia en tensión del citado amplificador, y VSH(i) son las tensiones muestreadas a la salida del bloque monitorizado del S&H “i”, y que pueden corresponderse con la salida positiva o negativa.

Con el fin de simplificar el circuito DfT, éste se ha diseñado para que la salida del amplificador diferencial de diferencias sea de cero voltios en el caso libre de fallo. De este modo, cualquier variación en la salida del DDA, sobrepasando unos determinados límites, indica la presencia de un fallo en el convertidor analógico-digital. Esta tensión límite o umbral debe elegirse de modo que se acomode a la resolución de medida, al ruido, la temperatura y variaciones de parámetros de proceso, además de maximizar la cobertura de fallos. La comparación entre la salida del DDA y dicha tensión umbral se realiza por medio de dos comparadores de par diferencial (DPC), mostrado en la Figura 5.25, que detectan cualquier incremento positivo y/o negativo en ∆Vout.

Figura 5. 25. Esquemático simplificado del DPC.

La tensión almacenada en el módulo de muestreo y retención se relaciona con la tensión de entrada del convertidor mediante la expresión:



( ) ( )[ ]iVVAiV REFINVPSH −= (5.13)

donde AVP es la ganancia del preamplificador y VREF(i) es una tensión obtenida de la red de referencia resistiva. La salida del DDA sólo será de cero voltios si la función de transferencia de los tres preamplificadores, cuyas salidas están conectadas a los S&H muestreados, es lineal. Dado que esta circunstancia sólo se da para un rango limitado de la tensión de entrada del convertidor analógico-digital, el DfT va a utilizar dos comparadores adicionales para determinar la ventana de oportunidad en la que se cumple la condición anterior, y donde la salida del DDA se evalúa (Figura 5.26).

Figura 5. 26. Ventana de oportunidad del DfT

Uno de los comparadores tiene una entrada conectada a la salida positiva, y la otra a la negativa del S&H “i”, mientras que el otro comparador se conecta a las salidas del S&H “i+1”. La región lineal para los tres preamplificadores (i, i+1, e i+2) coincide con la zona para la que las salidas de ambos comparadores son opuestas.

La implementación del método DfT propuesto utiliza un bus de test de cinco señales para conectar las tres tensiones muestreadas y comparadas por el DDA, así como dos señales adicionales, que son las que necesitan los comparadores para establecer la ventana de muestreo (Figura 5.27). Además, es necesario contar con cinco interruptores que conecten secuencialmente cada nudo muestreado del convertidor con uno de los hilos del bus de test citado. Finalmente, debido al desarrollo secuencial del test, estos interruptores han de estar controlados por tres latches en modo serie.



Figura 5. 27. Esquema simplificado de la estructura DfT propuesta.



El circuito de control lógico digital propagará un pulso de inicio usando un reloj de test propio. Primero se conectarán las salidas positivas de los bloques de muestreo y retención número 1, 2, y 3 (VSHP1-VSHP2-VSHP3), y se espera a que el comparador de ventana, conectado a las salidas positivas y negativas de los S&H número 1 y 2 (VSHP1-VSHN1 y VSHP2-VSHN2), detecte una tensión de entrada del ADC que se corresponda con el rango lineal de los preamplificadores 1, 2 y 3. Entonces, el circuito de control permite que el DPC procese la salida del DDA, y así detectar la presencia de un fallo en el convertidor. Si ambos comparadores de par diferencial proporcionan una salida nula, el circuito de control propaga un nuevo pulso de reloj de test para empezar la segunda medida. En ella, se conectarán las salidas negativas de los S&H número 1, 2, y 3 (VSHN1-VSHN2-VSHN3) con la misma condición de activación para el comparador de ventana que para el caso de las salidas positivas de la medida anterior. En un paso siguiente, el DfT se conecta a las salidas de los módulos S&H número 2, 3, y 4 y se repite el proceso descrito hasta que se haya evaluado la totalidad de los veinte bloques S&H (Figura 5.28).

Figura 5. 28. Secuencia de activación de los interruptores del DfT.



Después de monitorizar las salidas de los S&H, el DfT analizará las dieciséis salidas diferenciales de la red de interpolación. En este caso, se conectarán cada vez tres nudos de la red al DfT, y se procesarán de manera análoga a la ya descrita para el caso de los S&H. Los dos comparadores fijarán la ventana de tensión de entrada del ADC donde los preamplificadores y bloques de doblado involucrados tengan una función de transferencia lineal. Finalmente, el DfT se conectará a las salidas de los bloques de preprocesado grueso del convertidor. En este módulo, las salidas positivas y negativas de cada amplificador se conectan a dos de las entradas del DDA, mientras que la tercera se liga a una tensión de referencia.

En la Figura 5.29 se muestra un ejemplo de detección de fallos donde se aplica una onda sinusoidal a la entrada del ADC. El estímulo de entrada comprende la escala completa del convertidor para conducir mejor a los circuitos de los veinte preamplificadotes. El gráfico superior muestra el código decimal de salida del convertidor analógico-digital “Dout”

Figura 5. 29. Ejemplo de detección de fallos por parte del circuito DfT.

Los nudos del convertidor se conectan secuencialmente al DfT y se evalúan por medio de un amplificador diferencial de diferencias cuando el comparador de ventana del DfT lo permite. En el caso libre de fallo, la salida del DDA permanece con un valor prácticamente igual a cero voltios. Si se introduce una desviación en un parámetro del circuito, consistente, por ejemplo, en una variación del 20% en uno de las resistencias



de carga de uno de los preamplificadores, se induce una degradación del SINAD de 3 dB en el funcionamiento del ADC. Este fallo también puede detectarse al desviarse la “Salida DDA del DfT” de los cero voltios correspondientes al caso libre de fallo y sobrepasar la variación mínima de detección establecida por la tensión umbral de comparación de los comparadores de par diferencial. El preamplificador en fallo se evalúa únicamente para un rango pequeño de la tensión de entrada del ADC.

5.2.2. Función de autotest

Es necesario asegurar el funcionamiento correcto del circuito DfT antes de desarrollar la estrategia de test. De modo que, en primer lugar, el DfT debe llevar a cabo un proceso de autotest [22]. Las entradas del amplificador diferencial de diferencias se conectan alternativamente a dos tensiones de referencia y las salidas de los comparadores de par diferencial se comparan con los valores que para ellas cabe esperar, hasta cubrir cada relación entre las entradas del DDA (Figura 5.30). Este mismo procedimiento se aplicará al comparador de ventana para comprobar su correcto funcionamiento.

Figura 5. 30. Secuencia de autotest del circuito DfT.

En la Tabla 5.3 se resumen los vectores de test que se aplican al DfT durante el proceso de autotest.



Amplificador Diferencial de Diferencias Comparador de Ventana

VS1 = VS2 = VS3 → DPCP = 0, DPCn = 0 VS2 < VS5, VS1 > VS4 → Wcomp = 1

VS1 > VS2 = VS3 → DPCP = 1, DPCn = 0 VS2 < VS5, VS1 < VS4 → Wcomp = 0

VS1 < VS2 = VS3 → DPCP = 0, DPCn = 1 VS2 > VS5, VS1 > VS4 → Wcomp = 0

VS1 = VS2 > VS3 → DPCP = 1, DPCn = 0

VS1 = VS2 < VS3 → DPCP = 0, DPCn = 1

Tabla 5. 3. Vectores de test para el circuito DfT

Esta labor de comprobación del funcionamiento sin fallos del circuito de detección propuesto en este trabajo puede llevarse a cabo mediante el empleo de dos módulos digitales simples: uno de ellos para generar las señales de control de los conmutadores que ligan las líneas del bus de datos a las tensiones de referencia, y otro para analizar las salidas digitales.

5.3. Modelo de comportamiento

Anteriormente se ha destacado la relevancia de los convertidores de datos de altas prestaciones para los sistemas mixtos analógico-digitales actuales, que precisan de ser diseñados usando tecnologías digitales. Esta importancia, junto con la tendencia de escalado impuesta por la evolución tecnológica en nuestros días, urge la disponibilidad de herramientas de simulación rápidas, fiables, y precisas. Éstas se hacen necesarias para validar nuevos algoritmos o arquitecturas, y deben emplearse para evaluar las respuestas estáticas y dinámicas de los ADCs. Para velocidades de conversión elevadas, así como para altas resoluciones, la complejidad de los sistemas se incrementa de manera significativa. Por tanto, para que sea posible manejar el diseño completo de forma global, se hace necesario utilizar una estrategia top-down. Comenzando desde las especificaciones, se definen y diseñan la arquitectura y celdas básicas que la componen. La estrategia top-down debe seguir con una verificación bottom-up. Si no se llega a conseguir el cumplimiento de las especificaciones requeridas, entonces será necesario pasar a un ajuste de las especificaciones de cada bloque individual, particionando la arquitectura.

El diseño de un sistema analógico consiste, principalmente, en solventar tres obstáculos fundamentales:

1. Selección de la arquitectura.

2. Determinar las especificaciones de los bloques analógicos necesarios para implementar la arquitectura escogida.

3. Minimización de los efectos de las no-idealidades del circuito.

Estas tareas se desempeñan, normalmente, de forma separada, y, a menudo, la mayoría de las especificaciones y no-idealidades de los bloques se exploran a nivel transistor usando programas de simulación de circuitos.



La comprobación de todos los códigos requiere mucho tiempo cuando se realiza un análisis a nivel transistor. Por este motivo, sólo se estudian los puntos de transición críticos, puesto que se asume que si el circuito funciona correctamente en estos puntos críticos (o presupuestos como críticos), funcionará perfectamente bajo cualquier condición de operación. Debido a este hecho, para obtener curvas de funcionamiento cuando, se considera una única arquitectura, será necesario llevar a cabo múltiples simulaciones. Como resultado, el ciclo de diseño llevará demasiado tiempo como para cumplir en la práctica los requerimientos del mercado para esta tecnología en concreto. Además, el proceso completo debe desarrollarse para cada arquitectura seleccionada, lo que requerirá aún más tiempo, es decir, el resultado de multiplicar el tiempo de diseño anterior por el número de arquitecturas consideradas.

También es importante no olvidar que esta tarea de diseño se hace aún más difícil por el hecho de que el número de especificaciones que se manejan es normalmente bastante grande, y puede variar en amplios rangos de una aplicación a otra. Finalmente, otro aspecto a tener en cuenta es que, debido a la incertidumbre que aparece con un cambio de tecnología, resulta más recomendable considerar un proceso de diseño que comience sin una dependencia total de una tecnología concreta.

Por tanto, para reducir el número de iteraciones de diseño y explorar mejor las opciones de diseño, se recomienda llevar a cabo un análisis a nivel de arquitectura del sistema o a nivel comportamiento antes de comenzar con el diseño a nivel transistor [23]. Los simuladores de comportamiento trabajan mucho más rápido que los que funcionan a nivel transistor, lo que permite explorar todas las regiones de funcionamiento. Es más, el diseñador puede utilizar las características eléctricas del diseño, como ganancia, ancho de banda, offset, elementos parásitos, etc., como parámetros del modelo de comportamiento, lo que permite al diseñador estimar los efectos de las limitaciones de los bloques básicos en el funcionamiento global del convertidor. Además, las especificaciones del convertidor de datos permiten extraer las especificaciones eléctricas de los bloques. Por tanto, las herramientas CAD (Computer-Aided Design), empleadas para la descripción del circuito a nivel comportamiento, pueden optimizar el proceso de diseño de la interfaz analógica (tradicionalmente considerada como un cuello de botella del diseño), en términos de eficiencia y menor tiempo necesario para poner el circuito en el mercado.

En este sentido, la implementación del sistema bajo el entorno MATLAB/SIMULINK [24-25] aporta una serie de ventajas:

• Es de amplia utilización por parte de un gran número de ingenieros, compañías y universidades, así como centros de investigación; mientras que las herramientas desarrolladas para un propósito específico requieren una formación concreta previa del usuario por parte del propietario, basada en textos o con entorno gráfico [26].

• Tiene acceso directo a herramientas muy potentes para el procesado de señal y manipulación de datos.

• Tiene flexibilidad completa en cuanto a la creación de nuevas arquitecturas, o incluso, en lo que se refiere a la inclusión de diferentes bloques, tanto de tipo discreto, como de tipo continuo.

• Posibilita una alta flexibilidad al permitir la extensión de la librería de



bloques, mientras que la incorporación de nuevos bloques o modelos a librerías ya existentes en otras herramientas requiere un importante trabajo de programación.

• Permite la implementación de herramientas de síntesis para la optimización del proceso de diseño [27].

5.3.1. Modelo de comportamiento del ADC doblado e interpolado

Una descripción idealizada de un convertidor A/D doblado e interpolado ignora una serie de efectos que, en la práctica, van a degradar las prestaciones efectivas del circuito y que, por tanto, habrán de ser tenidas en cuenta durante el proceso de diseño mediante su inclusión en un modelo a alto nivel.

Se ha llevado a cabo una modelización de los circuitos del ADC usando el entorno MATLAB/SIMULINK, con el fin de incluir en dichos modelos las principales fuentes de distorsión. Ello permitirá el cálculo de las prestaciones globales del convertidor, como por ejemplo la relación señal-ruido y distorsión o SINAD, obtenida mediante el test FFT de la salida digital del ADC, así como especificaciones de linealidad (DNL; INL), por medio de un test de histograma [28-29].

A continuación se enumeran los parámetros incluidos en los distintos modelos de bloques del convertidor analógico-digital doblado e interpolado descrito.

5.3.1.1. Preamplificador

Tal y como se ha dicho con anterioridad, el conjunto de veinte preamplificadores de la etapa de ganancia del S&H está a cargo de obtener una serie de señales diferenciales de acuerdo a la ecuación (5.7) que, tras ser muestreadas, tienen como fin conducir los bloques de doblado que, a partir de ellas, generarán las señales dobladas. Sin embargo, existen efectos de segundo orden que van a introducir no-idealidades en la ecuación (5.7).

En este caso, la principal fuente de distorsión va a tener su origen en los transistores nMOS, que se rigen por una ley de dependencia cuadrática [14]. Por tanto, la función de transferencia de un par diferencial cuyas entradas están conectadas a Vin y Vref viene descrita por:

( ) ( )

nBias

2refin

refinv0difpar

out

βI4

VV1VVAV

⋅−

−⋅−⋅= (5.14)

donde Lm0v0 RgA = es la ganancia en tensión del par diferencial cuando Vin = Vref, IBias es la corriente de polarización del par diferencial, ( )LWC'µβ oxnn = , y gm0 es la transconductancia de los transistores que componen el par. La diferencia de tensión entre Vin y Vref que se requiere para conmutar la corriente IBias completamente a una única rama del preamplificador es:



n

BiasβI2

V⋅

=∆ (5.15)

El modelo de preamplificador va a implementar la ecuación (5.14). Asignando diferentes valores a los parámetros del componente, es posible la inclusión de desajustes y defectos entre las corrientes de polarización de los dos pares diferenciales (IBias), las cuatro constantes βn de los transistores, y las dos resistencias de carga (RL), así como investigar su influencia en el comportamiento general del ADC. También es posible incluir desajustes entre varios preamplificadores de los empleados en la estructura completa del convertidor.

La salida del preamplificador es una corriente que se convierte en una tensión por medio de unas resistencias de carga. La capacidad que carga los nudos de salida se compone de las capacidades de entrada de la siguiente etapa, en este caso, de la etapa de S&H, y de las capacidades parásitas en el drenador de los transistores del par diferencial. Las resistencias de carga y las capacidades citadas forman una red que limita el ancho de banda y filtra la forma de onda de salida. Este efecto en el dominio de la frecuencia se modela mediante un filtro paso bajo cuyo polo coincide con el ancho de banda del circuito [30].

Dado que las salidas del preamplificador que se originan a partir de una entrada sinusoidal son periódicas, sus coeficientes de expansión de la serie de Fourier k

nC pueden calcularse con una rutina FFT. En este caso, k indica las salidas principales del preamplificador según la ecuación (5.14) y n indica la expansión de la serie de Fourier.

Teniendo en cuenta que los coeficientes knC son conocidos para frecuencias 0fn ⋅

con n = 1, 2, …, la limitación de banda se realiza fácilmente en el dominio de la frecuencia mediante la utilización de un filtro de primer orden.

( ) kn0

knfilt, CfnHC ⋅⋅= (5.16)

Donde la función de transferencia del filtro en el dominio de la frecuencia viene dada por la expresión:

( )

BWfj1

1fH⋅

+= (5.17)

Con los coeficientes de Fourier de las señales filtradas del preamplificador, la señal reconstituida será:

( )⎥⎥⎦

⎤

⎢⎢⎣

⎡⋅⋅⋅+= ∑

=

⋅max

0n

1n

tfjπkn0

k0k

filt eCfnHRe2

C(t)Preamp (5.18)

Este método permite la evaluación de la distorsión dinámica introducida por el ancho de banda limitado del preamplificador.



Figura 5. 31. Comparación del comportamiento DC y transitorio del preamp MATLAB vs

HSPICE.

El objetivo del modelo de comportamiento de los bloques del ADC es obtener un modelo SPICE preciso, pero manteniendo el tiempo de simulación reducido. La Figura 5.31 muestra una comparación para la respuesta DC y transitoria entre el modelo MATLAB/SIMULINK y una implementación a nivel transistor simulada con HSPICE, para comprobar la validez de dicho modelo.

5.3.1.2. Muestreo y retención

Una etapa de muestreo y retención, genéricamente hablando, toma la señal de entrada y la almacena durante la conversión analógico-digital completa. El circuito básico de muestreo y retención está formado por un condensador y un interruptor conectados en serie. El interruptor, o llave, normalmente se implementará con un par de transistores nMOS y pMOS.

La descripción a nivel comportamiento del bloque de S&H (Figura 5.32) incluye errores debidos a varios parámetros no-lineales de la señal muestreada. Entre estos errores, por ejemplo, podemos encontrar el de ganancia, o una tensión de offset independiente de la señal.



Figura 5. 32. Modelo SIMULINK del bloque de muestreo y retención.

Una de las fuentes de distorsión en una etapa de S&H es el tiempo de apertura, que hace referencia al tiempo que precisa el interruptor para desconectar completamente la entrada del condensador de carga. El error debido al tiempo de apertura depende de la frecuencia de entrada, con un máximo que se da cuando la pendiente de la señal de entrada está muy acentuada. Esto determina el intervalo de tiempo más pequeño, ∆t, que se corresponde con una magnitud incremental igual a un cuarto de un LSB [31], dado por la ecuación:

( )

in

2N-

fπ2t⋅

=∆+

(5.19)

donde N define la resolución del convertidor y fin es la frecuencia del seno de entrada.

Los tiempos de muestreo se ven afectados por el “jitter”. Este término da cobertura a las modulaciones temporales erráticas causadas por el ruido y por el tiempo de desplazamiento relativo entre señales inducido por el “jitter” del reloj. El impacto de esta fuente de error puede estimarse usando la ecuación (5.19). Si consideramos un seno de magnitud A y asimilamos al “jitter” con una variable aleatoria de desviación estándar σ, la potencia normalizada (para R=1Ω) del ruido causado por el “jitter” viene dada por:

( )2

σωAV P222

2'ruido

⋅⋅= (5.20)

Este error se ha modelado como la diferencia entre la tensión esperada para la señal ideal respecto a una calculada para un tiempo de retraso igual al tiempo de apertura más el “jitter”. Para un seno de entrada, con i = 1, 2,…tendremos:



( ) ( )[ ] ( )ωTisenAωTiσtsentAV clockclockAerr ⋅⋅⋅−⋅⋅++⋅= (5.21)

donde tA es el tiempo de apertura, σ es el “jitter” aleatorio, Tclock es el periodo del reloj y A(t) y ω son la amplitud y la frecuencia, respectivamente, de la señal de entrada. Este método se ha adaptado para que maneje formas de onda no sinusoidales a la entrada del S&H, debido a la saturación presentada por las salidas de los preamplificadotes de la etapa de ganancia previa.

El tiempo de asentamiento en modo retención, tHS, y el “slew rate”, SR, inducen un error a la salida del S&H que depende de la diferencia de tensión entre muestras adyacentes y de la diferencia entre el tiempo necesario para asentar la señal y el periodo de reloj.

El modelo también incluye el ruido térmico, originado por la fluctuación aleatoria de portadores por causa de su energía térmica, presente incluso en el estado estacionario. La tensión de conmutación por ruido térmico, normalmente llamada ruido kT/C, se superpone a la tensión de entrada x(t), dando lugar a:

n(t)CkTx(t)y(t)

S

⋅+= (5.22)

donde k es la constante de Boltzmann, T la temperatura absoluta, CS el condensador de muestreo y n(t) denota un proceso Gaussiano aleatorio con una desviación estándar unidad.

Otra limitación importante de los circuitos de muestreo y retención que usan transistores MOS es la inyección de carga en el condensador de carga [32]. El error resultante es un pequeño escalón cuya magnitud es dependiente de la señal e inversamente proporcional al valor de CS. Este error se comporta como si se introdujese una no-linealidad. La variación de tensión debida a la fuga de CS también se tiene en cuenta.

Para modelar el efecto de la resistencia de “on” no-lineal del interruptor en la tensión muestreada, se ha tomado el “slew rate”, SR, y la función MATLAB para el ancho de banda. Las conductancias del interruptor, junto con CS dan lugar a una constante de tiempo que define la forma de onda exponencial de la tensión de asentamiento. Para pequeños tiempos de muestreo, lleva a un error de salida al final del ciclo de reloj.

5.3.1.3. Bloque de doblado

La señal doblada, como se ha visto, se obtiene a partir de las salidas de varios preamplificadores diferenciales, para después sumar las corrientes alternativamente en dos resistencias de carga. Cada par diferencial del bloque de doblado es responsable de la generación de una parte de la función de transferencia. La característica de los pares diferenciales se ha modelado respondiendo a la ecuación (5.14), que, obviamente, es la misma que describe el comportamiento de los pares diferenciales del preamplificador.

Si una onda sinusoidal se dobla M veces, la frecuencia de la forma de onda de salida resultante será, por tanto, M veces superior. De hecho, teniendo en cuenta el contenido armónico, un seno de frecuencia M, tras ser doblado, ocupa un ancho de banda de, aproximadamente, 2fπM in⋅⋅ [12].



La capacidad vista desde la salida del módulo, es bastante grande, puesto que está compuesta por la capacidad de drenador de cinco transistores, la capacidad asociada a la resistencia de carga, y la capacidad de entrada del siguiente bloque del convertidor. El ancho de banda modelado para este bloque, que resulta crítico para el funcionamiento del ADC, ha sido implementado de acuerdo a las ecuaciones (5.16) a (5.18), a través de la función de transferencia de un filtro paso bajo de primer orden.

5.3.1.4. Interpolación resistiva

En nuestro modelo las señales intermedias se han obtenido mediante una red resistiva donde el desajuste aleatorio entre los valores de resistencias se ha modelado con una distribución normal de valor medio igual a cero y varianza configurable. La versión resistiva, aunque no consume corriente adicional, puede aportar un error sistemático en la posición de los pasos por cero, introducido por la propia interpolación con un factor mayor que dos. También añade una alta capacidad de entrada a la salida doblada.

El mismo método de modelado ha sido aplicado a la descripción de la red de resistencias de referencia, empleada para obtener las tensiones diferenciales de referencia que se conectan a las entradas de los preamplificadores.

5.3.1.5. Circuito de preprocesado grueso

El circuito de preprocesado grueso genera las versiones analógicas de los bits MSB y MSB-1. Todas estas señales se generan por medio de la combinación de las tensiones de salida de varios módulos de S&H. La señal de salida del S&H conducido por el preamplificador con una ∆Vref = 0 representa la señal analógica del MSB. El MSB-1 analógico combina la salida de tres etapas de S&H, y los elementos que constituyen el circuito encargado de su generación son pares diferenciales, al igual que en el preamplificador y en el bloque de doblado. Por tanto, su modelo de comportamiento seguirá la ecuación (5.14) para la tensión de salida, y las ecuaciones (5.16) a (5.18) para el comportamiento en frecuencia.

5.3.1.6. Comparadores y decodificador

Como ya sabemos, el ADC emplea un conjunto de comparadores dinámicos que detectan los pasos por cero de las señales dobladas diferenciales obtenidas a partir del preprocesado fino y grueso del convertidor. La presencia de offset en el comparador se representará por medio de una distribución normal con un valor medio y una varianza. El modelo también incluye un parámetro para tener en cuenta la histéresis del circuito.

En lo que se refiere al decodificador, éste emplea un código cíclico termométrico (el proporcionado por la salida de los comparadores de los convertidores fino y grueso), para codificar la palabra de salida digital y obtener, además, las señales de “overflow” y de “underflow”. Dado que un código cíclico termométrico de dieciséis señales permite la codificación de una palabra de 5 bits, el modelo de comportamiento incluye redundancia para desensibilizar al ADC frente a errores de metaestabilidad en los comparadores.



5.3.2. Resumen del modelo del ADC

La Tabla 5.4 resume el modelado de los bloques del convertidor usando el entorno MATLAB/SIMULINK, incluyendo los parámetros principales que los describen a alto nivel.

Bloque del ADC Parámetro

Red de resistencias Valor nominal de resistencia, Varianza sigma

Preamplificador Constante βn de transistores, Corriente de polarización, Resistencias de carga, Ancho de banda

Muestreo y retención Ganancia, Offset, Condensador de muestreo, Áreas de los transistores de la llave, Jitter, Ruido KT/C, Conductancias de los transistores de la

llave

Bloque de doblado Constante βn de transistores, Corriente de polarización, Resistencias de carga, Ancho de banda

Red de interpolación Valor nominal de resistencia, Varianza sigma

ADC grueso Constante βn de transistores, Corriente de polarización, Resistencias de carga, Ancho de banda

Comparador Tensión de offset, Histéresis

Codificador digital Redundancia

Tabla 5. 4. Parámetros de alto nivel para los bloques del ADC doblado e interpolado.

5.3.3. Extracción de las prestaciones del modelo del ADC

Para una entrada sinusoidal coherente, es decir con número de muestras que sea factor de 2, y para un número entero de ciclos muestreados (y primo respecto al número de muestras). Se aplica un análisis FFT a la salida digital del ADC proporcionada por el decodificador y se obtienen varios parámetros:

• La relación señal-ruido más la distorsión armónica (SINAD). Se identifica la posición de la señal fundamental en los coeficientes de Fourier (a partir del número de ciclos de la entrada de la señal). Se suman estos coeficientes en un entorno pequeño de la componente fundamental (en nuestro caso ±2) para obtener la potencia. El resto de los coeficientes (quitando las cinco primeras muestras para eliminar la continua), sumados, constituye el ruido. Por tanto:

⎟⎟⎟

⎠

⎞

⎜⎜⎜

⎝

⎛ ++⋅= 2

1

2N

23

22

V

.....VVVlog20SINAD (5.23)

La distorsión armónica THD, que no se calcula, viene dada tomando en cuenta hasta el quinto armónico de la sinusoidal de entrada:



⎟⎟⎟

⎠

⎞

⎜⎜⎜

⎝

⎛ +++⋅= 2

1

25

24

23

22

V

VVVVlog20THD (5.24)

Mientras que la relación señal-ruido SNR viene dada por los restantes armónicos:

⎟⎟⎟

⎠

⎞

⎜⎜⎜

⎝

⎛ ++⋅= 2

1

2N

27

26

V

.....VVVlog20SNR (5.25)

• El número efectivo de bits, calculado a partir del SINAD como:

6.021.76SINADENOB −

= (5.26)

• El espectro de la potencia teniendo en cuenta todos coeficientes de Fourier

Para esa misma entrada sinusoidal se aplica un test de histograma para calcular la No-Linealidad Diferencial (DNL) y la No-Lonealidad Integral (INL) para cada código de salida (Figura 5.33).

Figura 5. 33. Especificaciones del modelo del ADC.

Se han llevado a cabo varias simulaciones en las que se han inyectado variaciones en uno de los parámetros no-ideales de uno de los bloques, mientras que el resto de parámetros de ese bloque, así como los bloques restantes, han permanecido sin cambios y, por tanto, pueden considerarse libres de fallo.



Figura 5. 34. Prestaciones del ADC frente a variaciones en las resistencias de la red de referencia y

en la de interpolación.

La Figura 5.34 muestra el efecto inducido por las desviaciones en el valor de la resistencia en los dos tipos de bloques del ADC constituidos por redes resistivas, la de entrada de referencia y la de interpolación. Dado que las tensiones en la red de referencia están separadas por 1/16 del rango de entrada del convertidor, un 35% de desviación da lugar a una degradación de 3 dB en el SINAD, y por encima de 0,5 LSB en el DNL e INL. Sin embargo, el efecto del desajuste o desemparejamiento en la red de interpolación es menor sobre el DNL e INL, puesto que, debido al doblado analógico, los pasos por cero de las tensiones en los terminales de las resistencias de interpolación se corresponden a una variación de un LSB de la entrada del ADC.

Figura 5. 35. Prestaciones del ADC frente a variaciones en las resistencias de carga de un preamp y

de un FB.

El análisis de los parámetros críticos en el diseño del preamplificador y del bloque de doblado muestra que el ADC es muy sensible a desajustes en las resistencias de carga. Dado que la desviación en una de estas resistencias origina desequilibrios entre las ganancias de salida positivas y negativas, modifica el valor de entrada del ADC cuando las salidas diferenciales de los módulos se cruzan entre sí. Este efecto se puede ver en la Figura 5.35, donde se ha simulado un desajuste entre resistencias de carga para uno de los veinte preamplificadores y uno de los cuatro FBs.



Figura 5. 36. Prestaciones del ADC frente a variaciones en βn e IBias de un preamp.

También se han simulado variaciones en la constante βn, y en la corriente de polarización del par diferencial, IBias, del preamplificador, si bien, la degradación inducida sobre SINAD, DNL, e INL es mucho menor (Figura 5.36).

Figura 5. 37. SINAD del ADC frente a variaciones en el ancho de banda de un FB.

El comportamiento en frecuencia del modelo revela la importancia de un gran ancho de banda a la salida de los bloques de doblado. Para una resolución de 6 bits, es necesario un ancho de banda de casi un orden de magnitud por encima de la frecuencia de entrada de interés para obtener una degradación mínima del SINAD (Figura 5.37). Se puede observar que un defecto en uno de los FBs que disminuya su ancho de banda con respecto al de los otros tres degrada significativamente las prestaciones del convertidor. La razón se basa en que diferentes anchos de banda introducen distintos retrasos en el camino de la señal. Se produce un desplazamiento relativo de los cruces entre las salidas diferenciales de los FBs en relación a la tensión de entrada, lo que da origen a códigos digitales erróneos generados por los comparadores.

La Figura 5.38 muestra el efecto del ruido por “jitter” modelado en el módulo de S&H. Los valores del “jitter” se han fijado como valores aleatorios calculados para cada código digital cuyo valor máximo viene representado como un porcentaje del periodo de reloj. El “jitter” induce un ruido de alta frecuencia, por lo que su influencia sobre el comportamiento del convertidor dependerá de la frecuencia de la señal de entrada, siendo mayor a medida que dicha frecuencia se aproxima a la de Nyquist. La simulación



de la Figura 5.38 se ha obtenido para una frecuencia de entrada cercana a un cuarto de la frecuencia de reloj.

Figura 5. 38. Prestaciones del ADC frente al jitter.

La descripción a nivel comportamiento del convertidor analógico-digital doblado e interpolado permite la definición del conjunto de parámetros que pueden satisfacer las especificaciones de linealidad. Si hubiera un error de INL dentro del rango de 0,5 LSBs, la segunda fila de la Tabla 5.5 proporciona valores de desemparejamiento para las resistencias de la red de referencia (Desv. Res. Ref) y para las resistencias de carga de los preamplificadores (Desv. RL) con un ancho de banda del bloque de doblado igual a nueve veces la frecuencia de entrada (BW/fin FB), suponiendo que los parámetros de diseño del resto de los bloques son ideales.

Tabla 5. 5. Resultados de simulación para parámetros del ADC frente a linealidad.

La descripción a nivel comportamiento también permite explorar distintas topologías de convertidor. Por ejemplo, es posible comparar el S&H distribuido de nuestro ADC con una arquitectura de convertidor que emplee un S&H único. Entre las ventajas del método distribuido se encuentra el hecho ya comentado de que sólo se precisa linealidad para 1/16 del rango de entrada del ADC porque cada bloque de S&H es responsable de cuatro códigos adyacentes debido a la substracción de las tensiones de referencia realizada por los preamplificadores.

Desv. Res. Ref %

Desv. RL %

BW/fin FB

SINAD dB

Máx. DNL LSB

Máx. INL LSB

0 0 37,73 0,05 0,04

5 5 9 37,04 0,21 0,40

10 5 5 34,37 0,55 0,80

10 5 7 36,10 0,34 0,73

10 10 7 35,08 0,41 1,20

15 15 7 33,45 0,60 1,81



Esto puede apreciarse en la Figura 5.39, donde una arquitectura con un único S&H ve incrementada de forma importante la degradación del SINAD cuando se aumenta la distorsión armónica total (THD) de un módulo S&H.

Figura 5. 39. Prestaciones del ADC frente al THD en el S&H.

Este análisis puede extenderse a la evaluación de las ventajas e inconvenientes que presenta la elección de distintos factores de doblado o de interpolación para la estructura del convertidor fino. Siendo ésta una decisión que adquiere mayor importancia a medida que aumenta la resolución del ADC.

También pueden modelarse y analizarse características únicas de la implementación a nivel circuito de los bloques del convertidor, como por ejemplo en el caso de la interpolación, en el que la basada en una red resistiva pudiera contar con diferentes ventajas y desventajas frente a otra implementaciones, como las basadas en interpolación activa o de multiplicación analógica.

5.3.4. Evaluación del DfT sobre el modelo de comportamiento

Con el fin de comprobar la validez del método de test, se ha llevado a cabo una evaluación de fallos sobre el modelo de comportamiento del ADC doblado e interpolado, incluyendo el modelo del DfT [33-34]. Consideraremos una aproximación de fallo único en la que se inyectarán variaciones en un parámetro no-ideal de uno de los módulos del convertidor, mientras que el resto de bloques se considerarán libres de fallo. También se mantendrán constantes el resto de no-idealidades de dicho módulo. Por tanto, el análisis mostrará el efecto aislado de cada no-idealidad, y la capacidad de detección de cada una de ellas por separado.

Las descripciones realizadas en el entorno MATLAB/SIMULINK permiten el cálculo de las prestaciones del convertidor, tal y como se ha visto en el apartado anterior. La Figura 5.40 muestra los datos obtenidos de la simulación del test FFT.



Figura 5. 40. SINAD y ENOB obtenidos del modelo de comportamiento del ADC.

Para la simulación de fallos se puede utilizar una entrada senoidal o una rampa que se extienda hasta los límites de escala completa del ADC. Dado que el vector de entrada tiene unos requerimientos, en cuanto a linealidad, bastante relajados, éste puede generarse fácilmente dentro del chip.

Las figuras de cobertura de fallos obtenidas a partir de la metodología estructural DfT propuesta van a ser comparadas con un test funcional que tenga en cuenta las prestaciones del convertidor por medio de la estimación de la degradación sufrida por el SINAD cuando se inyectan los fallos. Para un mejor análisis de la influencia de dichos fallos, en lugar de mostrar la salida digital del comparador de par diferencial del DfT, vamos a fijarnos en la tensión máxima de la salida diferencial del amplificador diferencial de diferencias o DDA.

(a) (b)

Figura 5. 41. Ejemplo de detección para una variación de la resistencia de carga.

En la Figura 5.41 podemos ver una simulación donde una de las resistencias de carga de un preamplificador (más concretamente del séptimo de los veinte existentes) y una



de las resistencias de carga de un bloque de doblado (el segundo de los cuatro que forman parte del ADC) se desvían respecto a su valor nominal. Dicha variación en el valor de la resistencia degrada el SINAD global del ADC (Figura 5.41(a)), este efecto también puede detectarse con el DfT propuesto (Figura 5.41(b)), puesto que la salida del DDA cambia con respecto a su valor nulo ideal.

Los otros dos parámetros empleados en la descripción de comportamiento del preamplificador, que son la constante βn, y la corriente de polarización del par diferencial IBias, tienen una influencia relativamente baja en el SINAD del convertidor, puesto que inducen un cambio muy pequeño en la tensión de entrada del ADC que da lugar al cruce de las salidas positivas y negativas del preamplificador (Figura 5.42). Sin embargo, el DfT puede detectar desviaciones en la corriente IBias, aunque no en la constante βn, porque la evaluación de la funcionalidad defectuosa del módulo está restringida a la zona lineal de operación del CUT. En ese momento, las tensiones en las puertas de los transistores de los pares diferenciales del preamplificador son casi idénticas, de modo que la constante βn tiene una influencia despreciable en la corriente del transistor y, por tanto, en las salidas de los preamplificadores. Se pueden obtener resultados de simulación similares para el caso de la inyección de variaciones en estos parámetros para el caso de los bloques de doblado.

Figura 5. 42. Influencia de la desviación de βn e IBias en los pares diferenciales del preamplificador.

Se han llevado a cabo análisis similares en el resto de bloques del ADC, obteniéndose los resultados que se resumen en la Tabla 5.6. Para cada parámetro utilizado en el modelo del bloque, los datos muestran la desviación que induce una degradación de 3 dB en el SINAD del convertidor, y el valor del parámetro que produce una tensión mayor de 100 mV a la salida del DDA del DfT.

Algunos parámetros no han inducido un cambio lo suficientemente alto como para ser significativo en el SINAD, o en la tensión monitorizada del DfT, y este hecho ha sido indicado en la Tabla 5.6 con el símbolo “----“. Por ejemplo, las variaciones introducidas en la red de interpolado resistivo producen errores de linealidad infereriores a 1 LSB en el convertidor, por lo que la degradación del SINAD permanece por debajo de los 3 dB. Análogamente, también es necesario que esta resistencia presente una gran desviación para que pueda ser detectada por el DfT.



Bloque del ADC Parámetro SINAD DfT

Red de resistencias ∆RREF > 35 % > 20 %

Preamplificador

∆RL

∆βn

∆IBias

BW

> 20 %

----

----

< 5 fin

> 5 %

----

----

< 7 fin

Muestreo y retención Tiempo de apertura

Jitter

> 5 % de TCLK

> 3 % de TCLK

> 10 % de TCLK

> 2 % de TCLK

Bloque de doblado

∆RL

∆βn

∆IBias

BW

> 5 %

----

> 15 %

< 7 fin

> 5 %

----

> 55 %

< 6 fin

Red de interpolación ∆RINTERP ---- > 300 %

Preprocesado grueso

∆RL

∆βn

∆IBias

> 75 %

----

> 250 %

> 10 %

> 200 %

> 10 %

Tabla 5. 6. Detección de fallos en el ADC modelado.

Una reducción en el ancho de banda del bloque de doblado por debajo de cinco veces la frecuencia de entrada da lugar a una degradación de 3 dB en el SINAD. Sin embargo, el límite de detección para el DfT es mayor (< 7fin), debido a la diferencia de tensión menor existente entre los nudos de la red de interpolado resistivo que entre los nudos del S&H. De cualquier modo, el umbral de detección puede ser mejorado a través de la modificación de la ganancia del DDA, si fuera necesario.

El nivel de detección es mayor para el circuito de preprocesado grueso que para el resto de los módulos del convertidor, puesto que el código cíclico termométrico de 4 bits del convertidor fino y el de 2 bits del grueso permiten la implementación de redundancia en el decodificador de 6 bits del ADC. Este hecho se ha utilizado para hacer al convertidor más robusto frente a errores de metaestabilidad en los dos MSBs.

Tanto los errores de tiempo de apertura como de “jitter” asociados al muestreo del ADC son detectables, tanto por el test funcional que mide el SINAD, como por la metodología estructural DfT propuesta. La Tabla 5.6 muestra el valor máximo de estos parámetros, como tanto por ciento del periodo de reloj del convertidor, cuando la frecuencia de entrada está cerca del rango de Nyquist. La tolerancia al tiempo de apertura es grande, al afectar del mismo modo a todos los interruptores o llaves del S&H, de modo que el circuito DfT no puede detectarlo fácilmente.



5.4. Optimización y obtención de los límites de test

Una vez finalizada la descripción del ADC y del circuito DfT a nivel comportamiento, que ha permitido la optimización del diseño y de la metodología de detección de fallos, el siguiente paso es la implementación a nivel transistor. Sobre este circuito se llevará a cabo una inyección de fallos catastróficos sobre los principales bloques del ADC, para obtener los límites de test del circuito DfT con la que se consigue maximizar la cobertura de fallos [22, 35]. Para ello emplearemos una herramienta CAT que nos permitirá la automatización en la inyección de dichos fallos y la evaluación y optimización de la metodología de test.

5.4.1. Implementación del ADC a nivel transistor

En lo que se refiere a la implementación del convertidor analógico-digital descrito con anterioridad a nivel transistor, resaltar únicamente que, para aquellas estructuras constituidas por pares diferenciales (preamplificadores, bloques de doblado, preprocesado grueso), las convencionales resistencias de carga han sido sustituidas por transistores pMOS. Esto se debe a que el valor de dichas resistencias no es lo suficientemente preciso para procesos estándar CMOS, lo que da lugar a grandes desviaciones en las tensiones de salida respecto a las que cabe esperar.

Figura 5. 43. Doblado de la rampa de entrada.

En la Figura 5.43 podemos ver un ejemplo del proceso del doblado llevado a cabo por la implementación del convertidor realizada. En el gráfico superior se puede ver la



forma de onda de la salida decimal. En el intermedio las tensiones positivas y negativas de la señal almacenada en los módulos de muestreo y retención que siguen a los preamplificadores número 2, 6, 10, 14 y 18. Y, por último, en el gráfico inferior las salidas diferenciales del bloque de doblado conducido por estos módulos de muestreo y retención para un intervalo de baja frecuencia de la tensión de entrada diferencial.

5.4.2. Plataforma CAT (Computer-Aided-Test)

Para la simulación de fallos se ha utilizado una plataforma CAT, que se describe en [36]. Esta plataforma se encuentra integrada en el entorno de diseño de Cadence, y se ha desarrollado con el fin de evaluar técnicas de test de aplicación sobre circuitos mixtos, analógico-digitales, y circuitos RF. Incluye una serie de herramientas para simulación de fallos, generación de test, y optimización de test. La Figura 5.44 muestra un diagrama simplificado de la estructura de esta plataforma.

Independancyand

FIDESIM

Database

Results Testvectors

OptimizationAlgorithms

C/C++/Java/…

Function reusability

Fault simulation

Monte Carlo simulationor sensitivity analysis

Cadence

Fault simulationFault modellingFault injection

Test vector generationTest vector optimizationTest evaluation

Statistical techniquesTest metrics estimation

Test EvaluationOPTEVAL

Test GenerationOPTEGEN

Test limits optimizationby statisitical modelling

Figura 5. 44. Diagrama de la estructura de la plataforma CAT.4

La plataforma se compone de tres conjuntos de herramientas separadas. Por un lado, la inyección y simulación de fallos son llevadas a cabo por la herramienta llamada FIDESIM. Es importante resaltar que, tanto el modelado, como la inyección de fallos, son independientes del simulador a emplear. Los modelos de fallos son descritos como celdas en la base de datos de la plataforma, en forma de esquemático. Esta vista se emplea como patrón, de modo que pueda combinarse con el diseño que se vaya a analizar, y así obtener las diversas localizaciones de los fallos a inyectar. También es

4 Figura reproducida con permiso del Grupo RMS del Laboratorio TIMA.



posible introducir restricciones gráficas, o en modo texto, en cuanto a la localización de los fallos, usando el lenguaje de programación de la herramienta. Los resultados de simulación que se obtengan se almacenan en una base de datos, con el fin de que puedan ser consultados y empleados para los cálculos de los otros conjuntos de herramientas, en particular la herramienta OPTEVAL, encargada de la evaluación de test, y la herramienta OPTEGEN, para la generación de test.

En el trabajo presentado en [22] nos hemos centrado en la posibilidad que aporta de herramienta de inyección y simulación de fallos únicos para nuestra evaluación del método de test. En la ventana de simulación de fallos es posible seleccionar la vista del diseño a analizar, la localización del archivo donde se almacenarán los resultados, el tipo de simulación a llevar a cabo, y el conjunto de fallos que van a ser inyectados de forma secuencial (uno cada vez). También es posible elegir la salida que va a ser mostrada gráficamente una vez finalizada la simulación, incluyendo el caso libre de fallos. En la Figura 5.45 puede verse esta ventana de la herramienta, correspondiente a un ejemplo de simulación de fallos para un diseño de un amplificador.

Figura 5. 45. Ejemplo de la vista de la ventana de simulación de fallos.5

Se han empleado los modelos de fallos disponibles en la base de datos de la herramienta CAT, que permiten su modificación por parte del usuario, para adecuarlos a las necesidades de cada circuito y de cada simulación, si bien también es posible la creación de nuevos modelos, que serán incluidos en la misma base de datos.

Para el caso concreto de evaluación de técnicas BIST, el flujo de funcionamiento de las distintas herramientas es el siguiente: Primero se realiza un análisis estadístico (normalmente una simulación de MonteCarlo) del diseño que se va a someter a test (DUT), con el fin de obtener una pequeña muestra de población. Después se estiman las métricas de test para la metodología de test prevista, mediante técnicas estadísticas [37]. 5 Figura reproducida con permiso del Grupo RMS del Laboratorio TIMA.



Obviamente, estas métricas estarán relacionadas con las medidas reales del BIST, y con las especificaciones del DUT. Este análisis permitirá establecer los límites de test para las medidas del BIST que den como resultado un “yield loss” y un nivel de defectos mínimo. Después de fijar los límites de test, se simulan los fallos catastróficos y paramétricos únicos y, en función de los resultados, se calculan las métricas de test bajo la presencia de este tipo de fallos. Finalmente, se considera la generación de test que mejorase las métricas de test, así como la cobertura de fallos.

En este trabajo, y dado que no existe una estrategia de test que pueda ser generalizada para todo tipo de convertidores analógico-digitales, nos hemos centrado en la simulación de fallos catastróficos en el convertidor doblado, para establecer los límites de test de la metodología DfT empleada. Esto se debe al tamaño excesivo del convertidor, y la dificultad de división del mismo en subcircuitos con entidad propia, a los que puedan asignarse especificaciones relacionadas con las del circuito global, lo que hace prácticamente inviable un análisis estadístico de parte o de la totalidad del mismo, sin que ello de lugar a una enorme penalización, en cuanto a tiempo de simulación a nivel transistor o layout.

5.4.3. Evaluación de fallos y resultados de simulación

El método de evaluación de fallos llevado a cabo consiste en inyectar fallos en uno de los tres módulo analizados por el DfT, mientras que los otros dos serán considerados como libres de fallo. Primero se procesarán las salidas positivas de los módulos, y después las negativas, para obtener las salidas digitales de los comparadores de par diferencial DPC(>) y DPC(<) (Figura 5.27).

En lo referente al análisis de la simulación de fallos, éste se ha hecho tomando una rampa rápida como estímulo de entrada, que comprenda los límites de escala completa del ADC. Sólo se considerarán unos pocos códigos para el cálculo durante cada transición de estrada. El vector de entrada no posee requerimientos específicos de linealidad, de modo que puede ser generado en el interior del chip con facilidad. Este hecho posibilita la futura conversión de la implementación DfT en una estructura completa tipo BIST para el test del convertidor.

Los efectos más habituales de los defectos de tipo catastrófico, como se ha comentado en capítulos anteriores, son los fallos de abierto y de tipo puente, donde la evolución de las tecnologías “deep submicron” tienden a incrementar el valor de la resistencia equivalente para el fallo de puente [38]. En este trabajo, cuyos resultados se resumen en [22, 35], hemos centrado nuestro estudio en los fallos catastróficos para evaluar el límite óptimo de referencia del DfT, y así obtener una figura de cobertura de fallos mayor del 99% para aquellos que han sido inyectados en los preamplificadores y bloques de doblado.

Se ha empleado el siguiente modelo de fallos catastróficos:

• Cortocircuito: Se han incluido tres tipos de fallo de cortocircuito para cada transistor. Cada uno de ellos conecta dos terminales del transistor a través de una resistencia equivalente cuyos valores se encuentran entre 10Ω y 1kΩ.

• Abierto: Tanto el fallo de abierto en fuente, como el de abierto en drenador se han modelado utilizando para ello una resistencia en serie con cada uno de



los terminales del transistor, según el caso. Los valores para estas resistencias varían entre 10kΩ y 1GΩ para fallos inyectados en los preamplificadores, y 20kΩ o 30kΩ y 1GΩ, para el caso de los bloques de doblado. En lo que se refiere a los fallos de abierto en puerta, el modelo empleado forzará al transistor a estar completamente abierto (fallo de abierto en puerta total o completo), si bien sabemos que la tensión de puerta flotante dependerá de las capacidades de acoplamiento con líneas adyacentes, lo cual afectará al comportamiento eléctrico de la línea defectuosa. Dado que se necesitan los datos procedentes del layout del circuito para evaluar estas capacidades de acoplamiento, y que esa etapa de diseño aún no ha sido completada, se planea repetir las simulaciones correspondientes al fallo de abierto en puerta, como trabajo futuro, una vez que se finalice el layout del convertidor.

Aunque en este trabajo hemos centrado nuestra atención sobre los fallos catastróficos, es importante resaltar el hecho de que sólo se consideran como tales los fallos de abierto abrupto, que son aquellos que se caracterizan por un valor de resistencia equivalente muy alto (más de 10 MΩ, o incluso 1 GΩ). Los abiertos débiles dan origen a un incremento relativamente pequeño de las resistencias en las líneas de interconexión, contactos y vías, y no impiden el paso de corriente por la línea o terminal. Estos defectos, considerados como paramétricos, se modelan a través de resistencias que abarcan un rango continuo de valores para su modelo por debajo de los citados 10 MΩ. Tal y como se explicó en el Capítulo 2 de esta tesis, un estudio completo sobre la caracterización de la distribución de resistencias de interconexión, contactos y vías, para una tecnología CMOS 0.18 µm basada en aluminio con seis capas de metal, establece que, para el caso particular de contactos y vías resistivos, el 90% de los problemas en contactos se debían a fallos de abierto abrupto, mientras que para el caso de las vías nos encontramos con entre un 52% y un 81% de abiertos abruptos y entre un 11% y un 36% de abiertos débiles.

En resumen, podemos decir que, con los valores de resistencias elegidos para nuestro modelo de fallos de abierto en los terminales de fuente y drenador, somos capaces de evaluar la capacidad de nuestro DfT para detectar, no sólo abiertos abruptos, considerados fallos catastróficos, sino también abiertos débiles en contactos y vías de estos terminales, considerados como paramétricos. De este modo, alcanzamos a cubrir entre un 80% y un 99% de los posibles fallos de abierto en los terminales de fuente y drenador de los transistores que forman parte de los circuitos de preamplificadores y bloques de doblado.

La Tabla 5.7 resume los resultados de simulación de fallos cuando consideramos la degradación de las prestaciones del preamplificador. En este caso se han elegido como parámetros de evaluación de test la ganancia y el ancho de banda de este módulo del convertidor que, por otro lado, posee una estructura muy similar a la del bloque de doblado (el preamplificador se compone de dos pares diferenciales y el bloque de doblado de cinco), por lo que resulta un módulo muy significativo para extraer conclusiones. El signo menos que aparece en algunas celdas denota que el parámetro, en lugar de disminuir, incrementa su valor, en comparación con el nominal obtenido en el caso libre de fallo.



Transistores Fallos Entrada Degradación

de Ganancia

Degradación de

Ancho de Banda

Continua 34.3% ÷ 47.6% -8.8% ÷ -15.2% Corto GD

Seno 58% ÷ 80.3% -5.9% ÷ 100%

Continua 27.5% ÷ 27.6% 29.6% ÷ 30.1% Corto GS

Seno 27.5% ÷ 27.6% 29.6% ÷ 30.1%

Continua 40.1% ÷ 43% 19.6% ÷ 28.7% Corto DS

Seno 43.3% ÷ 49.3% 17.5% ÷ 26.8%

Continua 35.2% ÷ 42.6% 5.1% ÷ 9.1% Abierto en S

Seno 35.3% ÷ 43.2% 10.6% ÷ 15.4%

Continua 42.9% ÷ 47% -8.8% ÷ -23.9% Abierto en D

Seno 43.6% ÷ 49.3% -20.5% ÷ -48.6%

Continua 42.7% 10.6%

Transistores

del Par

Diferencial

Abierto en G Seno 43.3% 17.5%

Corto GS/DS ---- 28.3% ÷ 44.9% -4% ÷ -13.2%

Abierto en S ---- 74.4% ÷ 85% -285.5% ÷ -575%

Abierto en D ---- 61.8% ÷ 84.9% -139.4% ÷ -517%

Transistores

de Carga

Abierto en G ---- 84.9% -563.2%

Tabla 5. 7. Degradación de prestaciones del preamplificador.

Hay que tener en cuenta que, durante la simulación de prestaciones, dos de los transistores del circuito están conectados a una entrada de tipo continuo (uno de cada par diferencial que forma el preamplificador), mientras que los otros dos están conectados a entradas de forma sinusoidal. Por tanto, y tal y como es de esperar, la tabla muestra diferente degradación de las prestaciones para un mismo tipo de fallo, dependiendo de si el transistor está conectado a un tipo de entrada o a otro. En la mayoría de los casos, la ganancia se ve más degradada que el ancho de banda cuando se inyectan fallos catastróficos en los transistores que forman los pares diferenciales. Pero, para los transistores de carga nMOS, los fallos de abierto dan lugar a una disminución del ancho de banda de casi cinco o seis veces el nominal, si bien la ganancia también se ve fuertemente degradada.

De todo lo anterior, podemos concluir que los cortocircuitos y abiertos catastróficos degradan fuertemente la ganancia y el ancho de banda de los preamplificadores, y es de esperar que este hecho tenga una importante influencia en el comportamiento global del convertidor.

El proceso de evaluación de fallos se ha llevado a cabo sobre los veinte preamplificadores y los cuatro bloques de doblado que componen el ADC. Dado que el número de fallos catastróficos a inyectar es bastante alto, así como el nivel de complejidad del circuito, se va a utilizar la plataforma CAT anteriormente descrita para



la inyección de dichos fallos y para su simulación, así como para la evaluación de la metodología de test. El objetivo de este análisis es establecer la tensión umbral de referencia óptima para su uso en el DfT, como ya se ha comentado.

Para el caso del preamplificador, se han simulado un total de mil ciento sesenta fallos (58 fallos/preamp x 20 preamp), y todos ellos pueden ser detectados por nuestro DfT usando una tensión umbral de 100 mV. Con este método podemos detectar fallos de cortocircuito con una resistencia equivalente de hasta 1kΩ, para todos los preamplificadores. En lo que se refiere a los fallos de abierto, los de drenador en los transistores de los pares diferenciales que están sometidos a una entrada continua, son más difíciles de detectar para los que, de ahora en adelante, llamaremos preamplificadores de esquina (Preamp1 y Preamp20 de la Figura 5.15), puesto que están conectados a las tensiones de referencia en las esquinas de la red de resistencias. En estos casos, el DfT puede detectarlos sólo para resistencias equivalentes superiores a 40kΩ (aún así seguimos detectando todos los abiertos abruptos), manteniendo la tensión umbral de referencia en 100 mV. Mientras, para el resto de abiertos de drenador y de fuente, y con el mismo valor de tensión umbral, detectamos todos los fallos con resistencias equivalentes por encima de los 10kΩ. Por último, los fallos de abierto en puerta son fácilmente detectables usando la misma tensión umbral que en los fallos anteriores, tal y como cabía esperar tras ver la fuerte degradación de prestaciones que producen en el circuito.

En el caso de las simulaciones llevadas a cabo inyectando fallos de cortocircuito y de abierto en los bloques de doblado, el total de fallos catastróficos considerados es de cuatrocientos noventa y seis (124 fallos/bloque x 4 bloques). Ahora, todos los cortocircuitos y abiertos inyectados en los bloques de doblado centrales (FB2 y FB3, Figura 5.15) se detectan empleando valores de resistencias para el modelo de hasta 1kΩ para los cortocircuitos y por encima de 30kΩ para los abiertos de fuente y drenador, manteniendo la tensión umbral en 100 mV. Para los bloques de doblado de esquina (FB1 y FB4, Figura 5.15), nos encontramos con cuatro cortocircuitos DS, cuatro abiertos de drenador, cuatro abiertos de fuente, y dos abiertos de puerta, que no pueden ser detectados considerando los mismos valores de resistencias equivalentes que en los bloques centrales y en los preamplificadores (menos en los abiertos de puerta). Para estos casos de fallos indetectables las salidas de los amplificadores diferenciales de diferencias (DDA) se encuentran muy cercanas, o son incluso ligeramente inferiores que los 100 mV de tensión umbral considerados. Por tanto, en lugar de disminuir este umbral, es posible aumentar la cobertura, incluyendo estos fallos en ella, mediante un incremento de la ganancia de estos amplificadores del DfT.

En resumen, catorce de los mil seiscientos cincuenta y seis fallos catastróficos pueden considerarse no detectados, lo que significa obtener una cobertura de fallos global de un 99,15%, fijando la tensión umbral de referencia en 100 mV. Es decir, este método DfT consigue una cobertura bastante prometedora que puede alcanzar el valor previsto de un 99% si fijamos la tensión de referencia, o límite de test, en 100 mV, teniendo en cuenta el modelo de fallos previamente descrito. Y esta cobertura puede incluso mejorarse si modificamos la ganancia de uno de los bloques del DfT, el DDA, para la detección de los fallos descritos, o para una extensión del análisis a otros bloques del convertidor.



5.5. Conclusiones y trabajo futuro

En este capítulo se ha presentado una metodología de diseño para test (DfT) estructural, aplicada a un convertidor analógico-digital doblado e interpolado. En primer lugar, se ha descrito el principio de funcionamiento de dicho convertidor, así como los distintos bloques que lo componen.

Posteriormente, se ha detallado la estrategia de test, fundamentada en el análisis de los nudos internos del ADC, con el fin de medir las desviaciones relativas que se producen entre ellos ante la presencia de un fallo. De este modo, mediante la comparación secuencial de las tensiones muestreadas de un bloque del circuito, con las obtenidas de varios bloques análogos adyacentes, es posible detectar la mayor parte de los fallos del CUT.

Para analizar la validez de este método de test, primeramente se ha construido un modelo de comportamiento a alto nivel, tanto del ADC, como del DfT, bajo el entorno MATLAB/SIMULINK. En lo referente al convertidor, este modelo se ha empleado para evaluar el efecto de un grupo de fallos sobre las especificaciones estáticas del DNL e INL, y sobre el SINAD. Además, el modelado del DfT ha permitido realizar una primera valoración de la eficiencia del mismo para la detección de fallos, obteniéndose una buena cobertura de éstos.

El nivel óptimo del umbral de detección utilizado por el circuito DfT, para establecer que un circuito está defectuoso, se ha obtenido mediante la inyección y simulación de fallos catastróficos. Esta labor se ha llevado a cabo sobre una implementación a nivel transistor del ADC, y se ha determinado que dicho umbral óptimo será aquel que permita alcanzar una cobertura de fallos superior al 99%, para fallos catastróficos inyectados en dos de los bloques analógicos principales del convertidor, preamplificadores y bloques de doblado. Debido al tamaño del circuito, se ha utilizado una plataforma CAT (Computer-Aided-Test), para la inyección y simulación automática de los fallos, así como para la evaluación de resultados.

El método propuesto, pensado para módulos embebidos, disminuye el tiempo necesario para realizar el test, puesto que sólo son necesarias unas pocas muestras del convertidor para la operación desarrollada por el DfT. Además, el estímulo de entrada necesario es una rampa lenta, sin requerimientos de linealidad, que puede ser generada fácilmente en el interior del chip. Sin embargo, al tratarse de una estrategia de test estructural, basada en defectos, su salida “go/nogo”, no proporciona información acerca del cumplimiento de especificaciones. Además, no es posible aplicar esta metodología a la salida de los comparadores, por lo que, para aumentar la cobertura de fallos, de tal modo que incluya los que en estos bloques puedan producirse, es necesario complementar esta estrategia con alguna medida digital, o incluso, de consumo de corriente.

Las líneas futuras de investigación que se plantean a continuación son las siguientes:

• Evaluar la capacidad de detección de fallos GOS en preamplificadores y bloques de doblado, así como del conjunto de fallos catastróficos en el resto de bloques del convertidor.



• Inyección de fallos paramétricos para establecer la capacidad de detección de éstos que tiene el DfT.

• Implementación a nivel layout y construcción física de un prototipo para validar los resultados de detección obtenidos por simulación.

• Optimización del modelo de fallo de abierto en puerta con los resultados obtenidos del layout del circuito, de modo que se incluyan los efectos de acoplamiento capacitivo de líneas adyacentes.

• Evaluar el impacto del circuito DfT en las prestaciones del ADC, así como el área ocupada y el consumo del mismo.

• Estudiar la posible complementariedad de esta estrategia de test con una metodología basada en una medida digital a la salida de los comparadores, o de corriente de alimentación, que permita aumentar la cobertura de fallos, incluyendo los que puedan producirse en los comparadores.

En lo que se refiere a los fallos paramétricos, nos encontramos con que, debido al tamaño del convertidor, la inyección y evaluación de resultados de detección tiene que realizarse sobre le modelo de comportamiento. Esto es resultado de la dificultad de particionado del mismo en subcircuitos con entidad propia, a los que puedan asignarse especificaciones relacionadas con las del circuito global. Este hecho hace que resulte prácticamente inviable un análisis estadístico de parte o de la totalidad del ADC, a nivel transistor o layout, sin que ello dé lugar, por el momento, a una gran penalización en cuanto a tiempo de simulación.

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Conclusiones 255

Conclusiones

Se ha desarrollado un estudio del modelo de fallos válido para el tipo de circuitos

donde se van a aplicar las metodologías de test estructural. Este modelo se ha restringido a tres categorías esenciales: tipo puente o cortocircuitos, abiertos y paramétricos, diferenciando estos últimos entre intrínsecos y extrínsecos.

Se ha desarrollado y validado una metodología de test, aplicada a circuitos de corrientes conmutadas, SI, fundamentada en el análisis de la corriente dinámica de alimentación, IDDX, del circuito.

Para muestrear los transitorios de corriente se ha diseñado un sensor de corriente dinámica (BIDCS) con el fin de priorizar la información obtenida de las componentes de alta frecuencia de la corriente. Por este motivo, se ha implementado una inductancia, que actuará como elemento de carga en la conversión corriente-tensión.

Con el objetivo de probar la validez de este método, se han llevado a cabo una serie de simulaciones, y de medidas experimentales, sobre diferentes circuitos de prueba, todos ellos basados en las celdas de memoria S2I cascode: celda aislada, integrador, y dos convertidores A/D algorítmicos.

En este último caso, en lugar de monitorizar los cambios en la corriente de alimentación global, nuestro método se ha centrado en analizar las variaciones de corriente de una única celda de memoria δIDD. Por tanto, el acoplamiento con el CUT, no se coloca en el camino de la corriente de alimentación global, evitando la degradación de la tensión de alimentación efectiva. Esta estrategia ha permitido reducir el número de sensores de corriente dinámica a emplear, mediante la consideración de los fenómenos de reflexión de fallos.


256 Conclusiones

Se ha diseñado y fabricado un circuito de prueba que incluye la parte analógica de uno de los ADCs algorítmicos y el BIDCS diseñado, para validar los resultados obtenidos por simulación.

Esta metodología, empleando un único BIDCS, ha permitido la obtención de una cobertura de fallos para ambos convertidores del 100% para la celda monitorizada (comportamiento en fallo igual al de celda aislada) y de más del 86% para fallos reflejados a partir de otras celdas del mismo circuito complejo.

Se ha encontrado, como principal limitación de este método, la sensibilidad del CUT y del BIDCS frente a variaciones en los parámetros de proceso. Por ello, es preciso contar con una caracterización, lo más completa posible, del proceso de fabricación, o con una firma de corriente procedente de un “golden device”.

Se ha aumentado la complejidad y prestaciones de alta velocidad del CUT, analizando un ADC doblado e interpolado. Para este tipo de circuito se ha decidido explorar una nueva estrategia de test estructural, sacando partido de los conocimientos adquiridos en el desarrollo de la anterior metodología, basándose ambas en el análisis de las desviaciones sufridas por nodos internos del circuito ante la presencia de un fallo.

Se han analizado los métodos principales de test funcional que se emplean tradicionalmente para el test de convertidores A/D; así como el “Estado del Arte” de técnicas de test funcional y estructural de ADCs, publicadas en los últimos tres años, implementadas (o que admiten extensión) como estrategias BIST.

Dado que las medidas de valores absolutos de tensión son fuertemente dependientes de la dispersión de parámetros de proceso, para disminuir su influencia, se ha desarrollado una estrategia DfT estructural que se centra en la medida de las desviaciones relativas que aparecen entre los nodos internos de varios bloques análogos adyacentes del ADC.

Para analizar la validez de este método de test, se ha construido un modelo de comportamiento a alto nivel, tanto del ADC, como del DfT, bajo el entorno MATLAB/SIMULINK. Este modelo ha permitido evaluar el efecto de un grupo de fallos sobre las especificaciones estáticas del DNL e INL, y sobre el SINAD, además de realizar una primera valoración de la eficiencia del DfT para la detección de fallos, obteniéndose una prometedora cobertura de éstos.

Se ha llevado a cabo una implementación a nivel transistor del ADC, sobre la que se ha utilizado una plataforma CAT (Computer-Aided-Test), para la inyección y simulación automática de fallos catastróficos, con el fin de obtener el nivel óptimo del umbral de detección del DfT (utilizado para establecer que un circuito está defectuoso). Se ha determinado que dicho umbral óptimo será aquel que permita alcanzar una cobertura de fallos superior al 99%, para fallos catastróficos inyectados en dos de los bloques analógicos principales del convertidor, preamplificadores y bloques de doblado.

El método aportado está pensado para módulos embebidos, y permite disminuir el tiempo necesario para realizar el test, puesto que sólo unas pocas muestras del convertidor son necesitadas por el DfT. Además, el estímulo de entrada necesario es una rampa lenta, sin requerimientos de linealidad, que puede ser generada fácilmente en el interior del chip.


Conclusiones 257

No obstante, se ha constatado que la salida “go/nogo” del DfT no proporciona información acerca de la degradación de las prestaciones del ADC, al tratarse de una estrategia de test estructural, basada en defectos. Además, para aumentar la cobertura de fallos teniendo en cuenta los que puedan producirse en los comparadores, es necesario complementar esta estrategia con medidas digitales, o incluso, con medidas de consumo de corriente.

Como trabajo futuro, nos proponemos realizar un mayor desarrollo de la estrategia de test estructural DfT aportada para su aplicación sobre ADCs de alta velocidad doblados.

1. Primero, hay que comprobar la capacidad de detección del DfT, teniendo en cuenta fallos GOS y paramétricos, en todos los bloques del convertidor, así como sobre un prototipo fabricado.

2. También es necesario establecer el impacto del circuito DfT sobre las prestaciones del ADC, así como en términos de consumo de área y potencia.

3. Por último, es interesante estudiar cómo complementar esta estrategia de test con metodologías basadas en medidas digitales, o de corriente de alimentación, que permitan aumentar la cobertura de fallos, incluyendo los que puedan producirse en los comparadores, que actúan como bloques digitales.


Conclusions 259

Conclusions

A study of the fault model has been carried out, which is valid for the type of

circuits where the structural test methodologies will be applied,. This model has been restricted to three basic categories: bridge faults or shorts, opens, and parametric faults, the latter being further categorised into intrinsic and extrinsic faults.

A test methodology, applied to switched current (SI) circuits, has been developed and validated. It consists in analysing the dynamic supply current, IDDX, of the circuit.

To sample the current transients, a built-in dynamic current sensor (BIDCS) has been designed, with the aim of prioritizing the information obtained from the high-frequency components of the current. For this reason, an inductance has been implemented, to act as a load element for the current-to-voltage conversion.

In order to prove the validity of this method, several simulations, and experimental measurements, have been carried out on different benchmark circuits, based on S2I cascode memory cells: an isolated memory cell, an integrator, and two algorithmic A/D converters.

Regarding the latter case, instead of monitoring the overall supply current changes, our method consists in analysing the dynamic current variations of a single memory cell (δIDD). Thus, the CUT coupling is not placed in the overall supply current path, avoiding any effective supply voltage degradation. This strategy has made it possible to reduce the number of BIDCSs used, by considering fault reflection mechanisms.

A benchmark circuit has been designed and built, including the analog part of one of the algorithmic ADCs, and the BIDCS designed, in order to validate the results obtained by simulation.


260 Conclusions

With this methodology, using a single BIDCS, it is possible to obtain a fault coverage, for both ADCs, of 100% for faults injected in the monitored memory cell (the same faulty behaviour as in an isolated memory cell), and more than 86% for reflected faults from other memory cells of the same complex circuit..

The main limitation of this method is that the CUT and the BIDCS are sensitive to process parameter variations. Owing to this, it is necessary to have a complete characterization of the fabrication process, or a current signature from a “golden device”.

The complexity and high-speed performances of the CUT have been increased by analysing a folded and interpolated ADC. For this kind of circuit, a new structural test strategy has been explored, taking advantage of the knowledge gained during the development of the previous methodology, owing to the fact that both of them are based on the analysis of the variations suffered by the internal nodes of the circuit due to the presence of a fault.

The main functional test methods (traditionally used for ADC testing), as well as the “State-of-the-art” of structural and functional test techniques for ADCs, published during the last three years, implemented as (or that can be extended to) BIST strategies, have been analysed.

Since measuring absolute voltage values is strongly dependent on process spread, a structural DfT methodology, based on measuring relative variations among internal nodes from several analogous and adjacent blocks of the ADC, has been developed.

A high-level behavioural model of the ADC and the DfT, in the MATLAB/SIMULINK environment, has been developed to validate this test method. This model enables the evaluation of the effects caused by a group of faults on the static DNL and INL specifications, and on the SINAD, of the ADC; as well as the execution of a preliminary validation of the DfT efficiency for fault detection; obtaining a promising fault coverage.

A transistor-level implementation of the ADC has been carried out. A CAT (Computer-Aided-Test) platform has been used for catastrophic fault injection and automatic simulation, so as to obtain the optimum threshold level for fault detection in the DfT. It has been established that this optimum threshold voltage enables fault coverage higher than 99% to be obtained, for catastrophic faults injected in two of the main analog blocks of the converter (preamplifiers and folder blocks).

This method has been envisaged for embedded modules and allows us to decrease test time as only a few ADC samples are needed by the DfT. Furthermore, the necessary input stimulus is a slow ramp with no linearity requirements that can be easily generated on chip.

However, it has been proved that the “go/nogo” DfT output flag does not provide any information about ADC performance degradation, since it is based on a structural test strategy. Moreover, in order to increase fault coverage, taking into account faults in the comparators, it is necessary to complement this method with digital or supply current measurements.

As future work, we plan to carry out a more profound development of the structural DfT strategy applied to high-speed folded ADCs:


Conclusions 261

1. First, it is necessary to check the ability of the DfT to detect simulated GOS and parametric faults in all the ADC blocks, as well as experimentally on a prototype.

2. It is also necessary to establish the DfT circuit impact on the ADC performance, including power and area consumption.

3. Finally, it would interesting to study how to complement this test strategy with other techniques based on digital or supply current measurements, in order to increase fault coverage by including those faults that can appear inside the comparators (acting as digital blocks).


Apéndice A. Especificaciones de los ADCs 263

Apéndice A

Especificaciones de los ADCs

La descripción de las características de un convertidor de datos se realiza a través de sus especificaciones, que se emplean para interpretar y entender el material aportado en los catálogos, así como para facilitar el uso y caracterización de los productos. Algunas especificaciones son comunes para convertidores A/D y D/A, mientras que otras son exclusivas de cada tipo de convertidor. A continuación se va a hacer referencia a las especificaciones más comunes que podemos encontrar en las hojas de características de los ADCs, divididas en cuatro categorías:

• Características generales

• Especificaciones estáticas

• Especificaciones dinámicas

• Especificaciones digitales y de conmutación

CARACTERÍSTICAS GENERALES

La mayor parte de las características generales de un ADC no precisan de definición, partiendo de la principal, que es el tipo de ADC. Sin embargo, otras sí necesitan de alguna aclaración o comentario.

Tipo de señales analógicas: La entrada o salida analógica de un convertidor de datos puede ser single-ended, pseudo-diferencial, o diferencial. Las señales analógicas single-ended están referidas a una tierra común que se conecta a la tierra analógica del convertidor. Las señales pseudo-diferenciales son simétricas con respecto a una tensión de referencia fija, que puede diferir de la tierra analógica del convertidor. Las señales


264 Apéndice A. Especificaciones de los ADCs

diferenciales no son necesariamente simétricas con respecto a un nivel fijo, sino que son diferencias entre las entradas o salidas con respecto a los valores de modo común.

Resolución: Es el número de bits que un ADC utiliza para representar su entrada analógica, o el número de bits que un DAC recibe a su entrada para generar una salida analógica. La resolución, junto con la tensión de referencia, determina la tensión mínima detectable para un ADC, o el cambio mínimo en la variable de salida para un DAC. También se conoce como paso de cuantización.

Rango dinámico: Es la relación entre el mayor nivel de señal que el convertidor puede manejar y el nivel de ruido, expresado en dB. El rango dinámico determina el SNR máximo.

Índices máximos absolutos: Son los valores límite que pueden ser utilizados, por encima de los cuales la capacidad de servicio del circuito puede resultar mermada. A pesar de que la funcionalidad puede no verse necesariamente afectada, la exposición a las condiciones máximas absolutas durante un prolongado periodo de tiempo influye en la fiabilidad del dispositivo. Los índices máximos se dividen en dos categorías: eléctricos y medioambientales. Esta última categoría incluye el rango de temperatura de funcionamiento, la temperatura máxima del chip, la de conexiones, el tiempo máximo de soldadura, rango de temperatura de almacenamiento y, para aplicaciones de sistemas aéreos, el rango de vibración.

Descarga electrostática (ESD): Todos los circuitos integrados son sensibles a altas tensiones electrostáticas. El cuerpo humano y el equipamiento de test pueden almacenar una carga electrostática con tensiones tan altas como los 4.000 V, que pueden descargarse a través del dispositivo. Aunque todos los circuitos integrados tienen una circuitería de protección, puede originarse un daño permanente debido a shocks electrostáticos de alta energía. Los fabricantes siempre recomiendan tomar precauciones adecuadas, en cuanto a ESD, para evitar la pérdida de funcionalidad.

Descripción de las funciones y configuración de los pines: Se trata de una tabla que incluye la numeración de los pines, su nombre, y la función desarrollada. Siempre se proporciona junto con las especificaciones. Además el dibujo del encapsulado también da la configuración de los pines.

Tiempo de calentamiento: Es el tiempo recomendado para el establecimiento de prestaciones después del encendido. Este parámetro representa el cambio en las prestaciones debido al transitorio de temperatura que se produce después de alimentar al circuito.

Drift: Es el cambio en un parámetro, como puede ser la ganancia, el offset, u otras características estáticas, por encima de un rango de temperatura específico. Entre ellos tenemos el coeficiente de drift en la temperatura, normalmente especificado en p.p.m/ºC, y el coeficiente de drift de tensión, especificado en p.p.m/V. Pueden calcularse midiendo el parámetro a su rango de operación mínimo y máximo, y luego dividiendo la variación del parámetro por el rango de temperatura correspondiente.

ESPECIFICACIONES ESTÁTICAS La característica de transferencia entrada-salida de un convertidor de datos describe

su comportamiento estático. En el caso ideal esta característica tiene forma de escalera,



con escalones uniformes, distribuidos por todo el rango dinámico. Sin embargo, en la realidad se producen desviaciones respecto al caso ideal que modifican la forma de esta característica. Como resultado, la curva de interpolación deja de ser una línea recta, indicando la presencia de una respuesta distorsionada. Esta distorsión viene cuantificada por el DNL y el INL, que son dos de las especificaciones estáticas definidas a continuación.

Resolución analógica: Es el incremento analógico más pequeño que se corresponde con un cambio de código de 1 LSB.

Rango de entrada analógico: Es la señal (tensión o corriente) de pico-a-pico de entrada única (single-ended), o diferencial, que debe ser aplicada al convertidor A/D para generar una respuesta de escala completa. Una señal diferencial de pico es la diferencia entre las dos señales terminales con desfase de 180º. La señal diferencial de pico-a-pico se calcula rotando la fase de la entrada 180º, tomando la medida de pico de nuevo, y restándola de la medida de pico inicial.

Offset: Este término describe la variación del cero de entrada. Es un error que puede afectar, tanto a ADCs como a DACs. En el caso concreto de los ADCs, debido a que el offset cambia las características de transferencia de entrada-salida del ADC real respecto al ideal, los pasos de cuantización se ven desplazados. El offset puede medirse en LSBs, valor absoluto (voltios o amperios), o como tanto por ciento o p.p.m de la escala completa.

Offset del cero de escala: Las hojas de características de algunos ADCs proporcionan este parámetro, que hace referencia a la diferencia entre la tensión de entrada ideal (1/2 LSB) y la tensión de entrada real, que origina una transición de un código de salida de todo ceros a un código de uno.

Error de modo común: Esta especificación, aplicable a ADCs con entradas diferenciales, describe el cambio en el código de salida que ocurre cuando la tensión analógica de modo común cambia en una determinada cantidad. El mismo cambio de las dos entradas analógicas, que causa una transición de código de un LSB, se mide, normalmente, también en LSB.

Error de escala completa: es la medida de lo lejos que se encuentra la última transición de código de un ADC de su transición superior ideal, inmediatamente por debajo de VRef+. Se mide habitualmente en LSB.

Error de ganancia: Es el error en la pendiente de la línea recta que interpola la característica de transferencia. Para un convertidor ideal la pendiente es DFS/XFS, donde DFS y XFS son el código digital a escala completa y el rango analógico de escala completa, respectivamente. Dado que DFS representa a XFS, normalmente se dice que la pendiente ideal es la unidad. El error de ganancia define la desviación en la pendiente de un convertidor de datos con respecto al valor esperado. Otra medida del error de ganancia viene dada por la diferencia entre la tensión de entrada que origina una transición a la escala completa y la referencia (menos medio LSB). Cuando se emplea esta definición el error de ganancia se conoce como el error de escala completa.

Error de no-linealidad diferencial (DNL): Se define como la diferencia entre la anchura de un rango de código y la anchura de código media, dividida por la anchura de código media. Es la desviación en el tamaño de paso de un convertidor de datos real, en comparación con la anchura ideal del rango de código ∆. Suponiendo que Xk es el punto



de transición entre dos códigos sucesivos k y k+1, entonces la anchura del rango de código k es ∆r(k)=(Xk+1-Xk); y la no-linealidad diferencial:

( ) ( )∆

∆k∆kDNL r −= (A.1)

Esta función también se conoce como error de linealidad diferencial (DLE). El DNL puede medirse en LSB, voltios (o amperios cuando la entrada es una corriente), o como % o p.p.m de la escala completa. La no-linealidad diferencial máxima es el mayor valor de |DNL(k)| para todos los k. A menudo, la no-linealidad diferencial máxima se denomina, simplemente, DNL. Otra especificación adicional dada por algunas hojas de características es el valor rms6 del DNL:

( )[ ]1/2

22

1

2NRMS

N

kDNL22

1DNL⎪⎭

⎪⎬⎫

⎪⎩

⎪⎨⎧

−= ∑

− (A.2)

Monotonicidad: Es la característica del ADC que produce códigos de salida que aumentan de forma consistente con la señal de entrada, y disminuyen con ella del mismo modo. Por tanto, el código de salida siempre permanecerá constante o cambiará en el mismo sentido que la entrada.

Histéresis: Es la diferencia máxima entre los valores de un nivel de transición de código cuando una señal de entrada cambiante se aproxima al nivel de transición, desde cualquier lado de la misma. Este parámetro denota una dependencia del código de salida en la dirección de la señal de entrada.

Código perdido: Este término hace referencia a un código digital que se ha saltado o que nunca aparece a la salida del ADC. Dado que los códigos perdidos no pueden alcanzarse por ningún valor de entrada analógica, el intervalo de cuantización correspondiente es cero. Por tanto, el DNL pasa a ser -1.

No-linealidad integral (INL): Se define como la diferencia máxima entre los niveles de transición de código ideal y real, después de corregir ganancia y offset. Se trata de una medida de la desviación de la función de transferencia con respecto a la línea de interpolación ideal. Otra definición es la basada en la medida de la desviación con respecto a la línea de ajuste al punto final, que permite corregir los errores de ganancia y offset, y que aporta información sobre la estimación de la distorsión armónica. El INL, al igual que el DNL, se expresa, normalmente, en LSBs, si bien también se puede proporcionar en valor absoluto (voltios o amperios), o como % o p.p.m de la escala completa. La no-linealidad integral estática como función de un rango de código k, expresada como porcentaje, viene dada por la siguiente expresión:

FSN Vε(k)100%

Q2ε(k)100%INL(k) ⋅=⋅

⋅= (A.3)

donde INL(k) es la no-linealidad integral del código k; ε(k) es la diferencia entre los niveles de transición de código ideal y el calculado a partir de la ganancia y del offset;

6 Rms (root-mean-square): Raíz cuadrada de la media aritmética de los valores al cuadrado. Rss (root-sum-square): Raíz cuadrada de la suma de los valores al cuadrado.



Q es la anchura ideal del rango de código (expresada en las mismas unidades que la entrada); y VFS es el rango de escala completa del ADC en las unidades de la entrada.

Se demuestra que el INL para un rango de código k es la suma continua del DNL corregido por el error de ganancia. Tanto el INL como el DNL proporcionan información, con diferentes consecuencias, sobre el espectro de ruido. Si suponemos que el DNL está dividido en sus partes correlacionadas y no correlacionadas, la suma continua de las primeras es la principal fuente de INL. Si el INL es de pocos LSBs sobre el rango completo, entonces la parte correlacionada del DNL es del orden del INL, dividida por el número de rangos de código, considerándose despreciable. La acumulación de la parte no correlacionada del DNL se comporta como ruido, y puede añadirse al error de cuantización. Dado que la parte correlacionada del DNL suele ser despreciable, podemos considerar a un DNL grande como una fuente extra de ruido, cuya suma continua se añade a la cuantización, y degrada el SNR. Un gran INL implica una importante desviación de la curva de transferencia con respecto a la línea recta ideal, lo que se traduce en distorsión armónica que, a su vez, afecta al SFDR y SNDR (definidos posteriormente).

Disipación de potencia: Es la potencia consumida por el dispositivo durante su operación normal y durante las condiciones de stand-by, o de apagado.

Rangos de temperatura: Son los intervalos térmicos que aseguran el correcto funcionamiento del dispositivo. El rango de operación proporciona los límites que preservan la funcionalidad. El rango de almacenamiento, por su parte, da las condiciones de almacenaje.

Resistencia térmica: Es la capacidad del dispositivo para disipar la potencia consumida. Algunos encapsulados emplean caminos específicos de alimentación a la PCB. La especificación también puede proporcionar información sobre el trazado de la PCB. La resistencia térmica se mide en ºC/W.

Temperatura de conexiones: Es la temperatura máxima de los cables del circuito integrado durante el soldado, suponiendo que el tiempo empleado para esta labor es, normalmente, inferior a 10 segundos.

ESPECIFICACIONES DINÁMICAS El comportamiento dinámico de un convertidor de datos viene determinado por su

respuesta en frecuencia y por la velocidad de sus componentes analógicos. Obviamente, el rendimiento será crítico cuando el ancho de banda de entrada y el rango de conversión sean elevados. Por tanto, las especificaciones que definen las condiciones dinámicas de operación se darán como una función de la frecuencia, del tiempo, o de la tasa de conversión.

Ancho de banda de la entrada analógica: Especifica la frecuencia a la cual una entrada a escala completa en un ADC conduce a una salida reconstruida 3 dBs por debajo de su valor en baja frecuencia. Esta definición difiere de la que se emplea para amplificadores que utiliza una entrada en pequeña señal.

Impedancia de entrada: Es la impedancia entre los terminales de entrada del ADC. A baja frecuencia la impedancia de entrada es una resistencia que, idealmente, es infinita para entradas de tensión y cero para entradas de corriente (lo que supone una



medida ideal de tensión o corriente). A alta frecuencia está dominada por su componente capacitiva. A menudo, una estructura de capacidades conmutadas realiza el muestreo de la señal de entrada, por lo que la especificación proporciona, en este caso, la carga equivalente en el pin de entrada.

Tiempo de asentamiento (Settling-time): Se define como el tiempo para el cual la respuesta al escalón entra y permanece dentro de una banda de error específica en torno al valor final, medido desde el punto medio (50%) de la respuesta. El valor final es el alcanzado un segundo después del comienzo del escalón.

Crosstalk: Este parámetro mide la energía que aparece en una señal debido a acoplamientos no deseados con otras señales. Además del acoplamiento a nivel circuito integrado, también puede ser causa de cross-talk una PCB mal diseñada. Por ejemplo, líneas paralelas de señales críticas en una misma capa de una PCB pueden dar lugar a interferencias.

Incertidumbre de apertura (clock jitter): Es la desviación estándar del instante de muestreo en el tiempo. También se llama jitter de apertura, y se suele asumir que se trata de un ruido con un espectro blanco.

Glitch power: Es la componente de la potencia dinámica disipada por parte de pulsos de corta duración, o glitches, detectables en las redes.

Ruido equivalente referido a la entrada: Se trata de una medida del ruido electrónico debido a los circuitos existentes en un ADC. El resultado es que, para una entrada DC constante, la salida no es fija, pero existe una distribución de códigos centrada en torno al código de salida que codifica la entrada nominalmente. Con un alto número de muestras de salida, el histograma de los códigos es aproximadamente Gaussiano. La desviación estándar de la distribución define el ruido equivalente referido a la entrada, que se expresa normalmente en LSB o tensión rms.

Relación señal-ruido (SNR): Es la razón entre la potencia de la señal, normalmente una senoide, y el ruido total producido por la cuantización y el propio ruido del circuito. El SNR toma en cuenta el ruido en el intervalo Nyquist completo y puede depender de la frecuencia de la señal de entrada, disminuyendo proporcionalmente con su amplitud.

Relación señal-ruido-y-distorsión (SINAD o SNDR): La definición es similar a la anterior, salvo que, los términos de distorsión no lineal, generados por el seno de entrada, también son considerados. El SINAD es la relación entre el valor rms de la señal y el rss de los componentes armónicos más el ruido (sin incluir la continua). Dado que las limitaciones estáticas y dinámicas originan una respuesta no-lineal, el SINAD dependerá de la amplitud y de la frecuencia de la señal de entrada.

Rango dinámico: Es el valor de la señal de entrada a la cual el SNR (o el SINAD, dependiendo de la definición) es de 0 dB. Este parámetro resulta útil para algunos tipos de convertidores de datos que no obtienen su SNR (o SINAD) máximo a una entrada de 0 dB de escala completa. Este caso es típico en convertidores sigma-delta.

Número efectivo de bits (ENOB): En el fondo se trata de una medida del SINAD en términos de bits, al relacionarse ambos parámetros a través de la siguiente expresión:

6,021,76-SINAD

ENOB dB= (A.4)



Distorsión armónica total (THD): Es la relación entre el valor rms de la señal y el valor rms de las componentes armónicas (múltiplos enteros de la frecuencia del seno aplicado), incluyendo los términos “aliased”. A menos que se indique lo contrario, el THD considera los armónicos entre el segundo y el décimo, y se asume, habitualmente, que los armónicos de orden superior tienen efectos despreciables. Si fin es la frecuencia de entrada y fs es la frecuencia de muestreo, entonces el armónico n-ésimo se encuentra a la frecuencia |±nfin ±kfs|, donde k es un número que incorpora el término armónico a la primera zona Nyquist. Con amplitudes de entrada elevadas y altas frecuencias, los términos mayores son el segundo y el tercer armónico. Algunas hojas de datos proporcionan una gráfica de sus amplitudes en función de la frecuencia de entrada en dBc (dB below carrier). En un sistema diferencial el segundo armónico se vuelve despreciable en las dos primeras zonas Nyquist. Sin embargo, a alta frecuencia, este beneficio aportado por la arquitectura diferencial desaparece y la distorsión del segundo armónico se vuelve dominante.

Distorsión por espurios total (TSD): Es el valor rss de los componentes espurios en el espectro de salida del ADC donde la entrada es un seno puro de amplitud y frecuencia específicas. El parámetro TSD se expresa, normalmente, en dB, usando como referencia la amplitud rms de la componente de salida a la frecuencia de entrada.

Rango dinámico libre de espurios (SFDR): Para una entrada que sea un seno puro de amplitud y frecuencia específicas, es la relación entre la amplitud de la componente espectral media a la salida del ADC, a la frecuencia de entrada fi, y la amplitud de la componente espectral espuria mayor observada sobre la banda Nyquist completa, máx|Xmed(fh)| o |Xmed(fs)|. Este parámetro proporciona una información similar a la de la distorsión armónica total, pero se centra en el peor tono. El SFDR es dependiente de la amplitud de entrada, de modo que cuando existen grandes señales de entrada el mayor tono viene dado por uno de los armónicos de la señal. Para amplitudes por debajo de la escala completa la distorsión causada por la señal resulta despreciable y otros tonos, no causados por la entrada, son los que se vuelven dominantes debido a la naturaleza no-lineal del convertidor.

El SFDR es importante para sistemas de comunicación donde, a menudo, es necesario llevar a cabo una conversión A/D de una pequeña señal que representa un canal que la antena recibe junto con otros canales mayores. Puede suceder que un gran espurio, generado por un gran canal, cae muy cerca del pequeño canal, enmascarando la información asociada a este último. El SFDR se dibuja, generalmente, como una función de la amplitud de la señal, normalmente en dBc. Algunas hojas de características proporcionan el valor del espurio mayor en valor rms normalizado a la escala completa del ADC.

( ) ( )( ) ( ) ⎟

⎟⎠

⎞⎜⎜⎝

⎛=

smedhmedfhfs,

imed10 fX o fXmáx

fX20logdBSFDR (A.5)

donde Xmed es el espectro medio de la salida del ADC, fi es la frecuencia de la señal de entrada, y fh y fs son las frecuencias del conjunto de componentes espectrales armónicas y espurias.

Distorsión por intermodulación (IMD): Tiene en cuenta los tonos espurios causados por la no-linealidad cuando la entrada es una señal compleja. La no-linealidad no sólo causa distorsión de un tono puro, sino que, también, cuando la señal se compone



de múltiples senos, la interacción entre ellos produce términos de intermodulación. Esta no-linealidad de un convertidor de datos da lugar a la mezcla de las componentes espectrales, generando espurios a frecuencias suma y diferencia, para todos los múltiplos enteros de los tonos de la frecuencia de entrada. El IMD se cuantifica mediante parámetros o diagramas.

Distorsión por intermodulación de dos tonos (IMD2): Es la relación entre el valor rms de cualquier tono de entrada, y el valor rms del peor producto de intermodulación de tercer orden existente, expresado en dBc. La entrada está formada por dos tonos poco espaciados entre sí, f1 y f2, y, a menudo, la especificación considera sólo los espurios de tercer orden, que aparecen a (2f1-f2), y (2f2-f1). La razón por la que se tiene en cuenta solamente los términos de tercer orden se basa en que éstos se encuentran cerca de las frecuencias de entrada f1 ≈ f2. Los otros términos de intermodulación están lejos de la entrada y pueden ser filtrados en el dominio digital.

Razón de potencia multi-tono (MTPR): Esta especificación es específica de los convertidores de datos empleados en sistemas de comunicación. Define la distorsión de un sistema de transmisión multi-tono, y se mide empleando una secuencia de tonos con igual amplitud, A0, situados a frecuencias que sean múltiplos de la frecuencia fundamental f0. La distorsión armónica produce unas señales de interferencia en las posiciones de los tonos perdidos. La MTPR se define como la relación entre la amplitud rms de la señal, A0, y el valor rms de los tonos a las frecuencias de los tonos perdidos.

Relación potencia-ruido (NPR): Se define como la relación entre la media de las magnitudes de densidad de potencia espectral fuera del hueco, y la media de las de dentro del hueco, pertenecientes todas al espectro de la transformada de Fourier de un conjunto de muestras de la salida de un ADC. Similar a la MTPR, describe las características lineales de un ADC empleado en enlaces multiplexados de división de frecuencias (FDM). El NPR es un parámetro que, normalmente, se emplea para especificar amplificadores de potencia, pero el mismo concepto se emplea también para convertidores de datos. En un sistema FDM la señal está compuesta por muchas portadoras con diferente amplitud y fase. La señal parece, entonces, un ruido blanco que ha pasado por un filtro paso banda. Si uno de los canales se elimina, el espectro mostrará un profundo hueco a la frecuencia del canal perdido. Si usamos la señal obtenida para excitar el ADC, entonces el ruido convertido y el IMD tratarán de llenar el hueco. La profundidad de este último da el NPR. Este parámetro depende del valor rms de la entrada, de modo que, para bajos valores de entrada, el hueco se llena, principalmente, de ruido de cuantización y térmico, que son prácticamente independientes de la potencia de entrada. Para entradas elevadas, los términos de distorsión y saturación del ADC se vuelven dominantes, dando lugar a una brusca bajada del NPR.

Ancho de banda de la resolución efectiva (ERBW): Se define como la frecuencia de la entrada analógica a la cual el SINAD cae 3 dB en comparación con su valor en baja frecuencia. El ERBW proporciona el ancho de banda máximo de señal que el convertidor puede manejar. El ERBW debería ser bastante superior al límite Nyquist.

Figura de mérito (FoM): Se trata de un parámetro empleado para medir la eficiencia de potencia de un ADC. Se asume que la potencia total se consume, principalmente, debido al ancho de banda de la señal convertida y el número



equivalente de bits (ENB). Las publicaciones u hojas de características utilizan distintas definiciones para la FoM, pero la base de todas ellas es la expresión:

BW2

PFoM ENB

Tot= (A.6)

En algunos casos el número de bits reemplaza al ENB y el ERBW al ancho de banda. Otras definiciones usan la frecuencia del reloj y no la banda de la señal (para convertidores de datos tipo Nyquist). La figura de mérito dependerá de la arquitectura empleada, así como de la tecnología.

ESPECIFICACIONES DIGITALES Y DE CONMUTACIÓN Las características digitales también vienen especificadas por un conjunto de

parámetros que aseguran la comunicación adecuada con circuitos internos o externos, y son útiles para la sincronización de las señales lógicas dentro del propio convertidor. Las especificaciones definidas a continuación son las más comúnmente utilizadas en las hojas de datos de los convertidores comerciales.

Niveles lógicos: Son el conjunto de rangos de valores no solapados, de una cantidad física, usados para representar los estados lógicos. Los niveles lógicos empleados aseguran la compatibilidad con la estándar lógico definido (como el CMOS o el TTL).

Tasa de reloj o de codificación: Es el intervalo de posibles tasas de codificación que aseguran el rendimiento de las especificaciones. Pueden variar en una década o más, y es mejor que el convertidor de datos funcione utilizando una tasa de reloj máxima de, aproximadamente, un 25% de la máxima garantizada por la especificación.

Secuencia de reloj (Clock timing): Establece las características del reloj. Esta información, normalmente, se proporciona en forma de diagrama. El reloj externo se genera, habitualmente, dentro del circuito integrado con edge-triggered flip-flops que toman la entrada durante el flanco de subida o de bajada. El ciclo de trabajo del reloj puede seleccionarse arbitrariamente bajo ciertos requerimientos. Lo mejor para optimizar el rendimiento dinámico, normalmente, es elegir un ciclo de trabajo del 50%.

Fuente de reloj: La señal de reloj especifica la secuencia de operación del convertidor. Aquellos circuitos que requieren un jitter bajo generan la señal de reloj utilizando un seno como entrada diferencial, generado por un oscilador de cristal (con o sin filtros externos) como reloj. Esto garantiza la pureza del seno y proporciona pasos por cero precisos. Unos amplificadores internos, bajo condiciones de saturación, son usados para hacer cuadrado el seno de entrada y, por tanto, generar el reloj interno.

Sleep mode: Especifica un modo de apagado que desconecta las principales corrientes de polarización y minimiza el consumo. Este tipo de modo se activa mediante la aplicación de un nivel lógico a un determinado pin. Los tiempos de activación del encendido y del apagado dependerán de la constante de tiempo asociada con el circuito “durmiente”. Por ejemplo, pasar al sleep-mode podría llevar unos pocos µs, y volver a encender el circuito unos pocos ms.



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