Prof. Dr. Hamilton Klimach - chasqueweb.ufrgs.brhklimach/E061/E061_Processos... · DELET-EE-UFRGS 2 3 CIRCUITOS ELETRÔNICOS INTEGRADOS - ENG04061 Introdução • Os processos de

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CIRCUITOS ELETRÔNICOS INTEGRADOS - ENG04061

DELET - EE - UFRGSCIRCUITOS ELETRÔNICOS INTEGRADOS - ENG04061

Prof. Dr. Hamilton Klimach


Processos de Fabricaçãode Circuitos Integrados

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3CIRCUITOS ELETRÔNICOS INTEGRADOS - ENG04061

Introdução

• Os processos de fabricação de CIs evoluíram rapidamente nos últimos 50 anos

• Década 60:– Invenção do CI– Desenvolvimento dos CIs Bipolares analógicos e digitais– Surgimento do transistor MOS porta metálica

• Década 70:– Aumento de escala de CIs Bipolares (TTL, ampop, etc)– Primeiro CI NMOS (IBM 1970)– Primeira DRAM PMOS (intel 1970)– Surgimento do MOS porta poli-silício (autoalinhado)– Primeiro processador monolítico PMOS (intel 1971)


Introdução

• Década 80:– Avanço do processo NMOS para CIs digitais– Surgimento do CMOS digital (NMOS e PMOS juntos)– CIs alto desempenho: analógico => Bipolar; digital => MOS– Surgimento do BiCMOS para mixed-signal (analógico +

digital)– Primeiros ASICs (application-specific integrated circuit)

• Década 90:– Surgimento do CMOS duplo poço (melhor ajuste de Vth)– Circuitos analógicos CMOS de alto desempenho– Primeiros SoC (System on a Chip)– Processos CMOS específicos para mixed-signal e RF

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Introdução

• Década 2000:– Processo CMOS submicron (L<100nm)– Substrato SoI (silicon on insulator)– Porta metálica e isolantes de alto k– Limites físicos da tecnologia MOS e falência da Lei de Moore

• Década 2010:– Últimos limites da tecnologia MOS?– Novo processo tecnológico?


Introdução

• Comparação entre os dispositivos dos processos Bipolar e MOS

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Introdução

• Avanços do processo MOS, conforme o ITRS


Introdução

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Introdução


Introdução

• O que é necessário ou útil fabricar em processo para se fazer um Circuito Integrado?– Ao menos um tipo de elemento “ativo” (transistor –

corrente ou tensão controlada por outra corrente ou tensão)

– Melhor se suportar elementos ativos complementares(que operam com polaridades inversas: NPN e PNP ou NMOS e PMOS)

– Elementos passivos lineares: R, C e L– Conexões, eletrodos, blindagens, etc– Outros (diodo, zener, varicap, termistor, LED,

fotodiodo, transformador, termopar, etc)

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Processo Bipolar


Introdução

• Surgiu como o primeiro processo para integração de circuitos analógicos e digitais nos anos 60

• Ainda se usa o mesmo processo básico de fabricação, com algumas melhorias

• Bipolares são mais adequados para circuitos analógicos:– Maior ganho nos amplificadores– Maior estabilidade térmica– Maior facilidade para migração entre processos– Mais fáceis de projetar– Reaproveitamento de circuitos e layouts anteriores

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Transistor Bipolar de Junção - Conceito

• Conceitualmente, um transistor bipolar é formado pelo sanduíche de 3 regiões semicondutoras com características N e P, com concentrações diferentes de dopantes, definindo duas junções

Estrutura básica do TBJ - NPN


Transistor Bipolar de Junção - Conceito

Estrutura básica do TBJ - PNP

• Duas junções – Três camadas – NPN ou PNP• Camada intermediária muito fina (Base): define o ganho de

corrente elevado• Camada do Emissor é mais fortemente dopada (NE > NB > NC):

Coletor e Emissor não são reversíveis

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TBJ Planar

• Na técnica PLANAR de fabricação, onde camadas são definidas sucessivamente, uma sobre a outra, o TBJ teve de ser adaptado

Espessura da Base


TBJ Planar

• Sequência de fabricação

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TBJ – Processo de Fabricação

• 3 formas de fabricação• Buried-collector é a mais

usada por oferecer– maior ganho– melhor distribuição da

corrente– maior tensão Early

(menor modulação da zona de depleção na base)


TBJ – Processo de Fabricação

• Em um CI, diversos transistores funcionam ao mesmo tempo, devendo ser isolados entre si

• Uma forma de “isolação” é a criação de regiões (tank) circundadas por junções reversamente polarizadas (liga-se a região P ao potencial mais negativo)

N-epi

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TBJ – Sequência de Fabricação

• Deposição de região N+ sobre substrato P+



• Crescimento epitaxial N sobre o substrato P• A deposição N+ se espalha formando uma camada

enterrada N+ (NBL: N-buried layer)

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• Duas regiões P+ são implantadas sobre a superfície N-epitaxial, para formar as bordas do tanque de isolação



• Uma região N+ é implantada para fazer contato com a NBL

• Durante o recozimento as regiões P+ depositadas difundem até o substrato P, formando trincheiras de isolação que fecham o tanque

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• Uma região rasa P+ é implantada no meio da reagião N-epi, sobre a NBL: é a região de Base

• Regiões P+ são também implantadas sobre as trincheiras P de isolação, para melhorar o contato ôhmico



• Regiões N+ são implantadas dentro da difusão de Base, formando a região de Emissor

• É implantada uma região N+ dentro da região profunda N, para melhorar o contato ôhmico com a NBL

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• Óxido é crescido e janelas são abertas sobre as regiões implantadas

• Metal é depositado sobre o wafer e removido para conformar as conexões de Coletor, Emissor e Base

• Uma camada de óxido nitrado é depositado como proteção



• Ao final, tem-se as 3 regiões do TBJ definidas e isoladas do resto do wafer

• A corrente circula entre C e E, atravessando a B, e se distribui de modo uniforme

• A região de Coletor N que faz junção com a B tem baixa concentração, reduzindo a penetração da depleção na B, aumentando a VEarly

• A resistência ôhmica entre a conexão de C e a NBL é baixa

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• Vista em 3D


Bipolar Process Flow

P-substrate

n+ buried collector implant

n-epitaxy

Buried collector

Isolation Diffusionp-base diffusionn+ emitter diffusionOxidationContact OpeningsMetalizationBipolar Process Flow


ANIMAÇÃO

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n+ buried collector implantBuried collector

Base Emitter Collector

Vertical npn BJT


TBJ – Aparência Final

• Imagem colorida artificialmente de um transistor NPN

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TBJ – PNP Vertical

• Transistores PNP são fabricados da mesma forma• Como o substrato é P, serve de região de Coletor• Todos os PNPs fabricados têm seus Coletores em GND


TBJ – PNP Lateral

• Transistor PNP lateral• Coletor “isolado”• Menor ganho que

vertical• Corrente de fuga entre

base e substrato

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TBJ – PNP Lateral

B E CE C B

Lateral pnp BJT

ANIMAÇÃO


TBJ com isolação por óxido

• Em processos bipolares mais avançados, isola-se os transistores através de trincheiras de óxido

Substrate

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TBJ em Substrato SOI

• Ou ainda, sobre um substrato SOI (silicon on insulator)


TBJ – Processo Atual

• Processo moderno Bipolar sobre SOI (National Semic.)

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Outros Dispositivos

• Em um processo bipolar é possível a fabricação de outros dispositivos eletrônicos, passivos e ativos, como:– Resistores– Capacitores– Diodos– JFET– ...


Resistores

• Um resistor é formado por um condutor com certa resistividade ρ (Ω-m) e determinadas dimensões (área da secção A e comprimento L):

ALR ρ=

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Resistores

• No caso de uma folha condutiva, onde ρQ é a resistividade por quadrado (Ω/) tem-se:

• Portanto, os dois resistores abaixo têm a mesma resistência

WL

WL

tR Qρ

ρ==


Resistores

• Em um processo bipolar, pode-se implementar um resistor através de uma difusão de Base (150 a 250 Ω/)

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Resistores

• Implante de uma região P especial fracamente dopada e de alta resistividade para resistores de maior valor (1 a 10 kΩ/)


Capacitores

• A princípio, o processo bipolar standard não suporta capacitores

• Mas, uma junção (diodo) reversamente polarizada e com grande área pode ser usada como um capacitor (não-linear e com valor dependente da polarização)

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Diodo Schottky

• Um diodo comum pode ser implementado através do uso de um TBJ com C-B interligados

• Pode-se também implementar diodos Schottky (junção metal-semicondutor), através da junção resultante do metal (Al) depositado e sinterizado sobre a região N-epi


JFET

B E CS DG

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Processo CMOS(Complementary

Metal-Oxide-Semiconductor)


Introdução

• Surgiu como processo alternativo para integração de circuitos digitais nos anos 70

• Inicialmente com porta metálica, não mostrava vantagens sobre os bipolares

• Proposto com porta de poli-silício, teve seu processo de fabricação simplificado pelo autoalinhamento, além de melhorar a definição de Vth (tensão de threshold)

• Autoalinhamento: o poli-silício usado para fabricar o eletrodo de Porta serve de “máscara” durante o implante que define as regiões de Dreno e Fonte.

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Introdução

• Rapidamente substituiu o processo bipolar nos circuitos digitais, pois: – Apresenta menor consumo de energia– Transistores menores, possibilitando lógicas mais complexas– Melhoria no processo possibilita “escalamento”, que favorece

o desempenho dos circuitos (dispositivos menores são mais rápidos e consomem menos energia)

– Surgimento do CMOS fez o consumo cair violentamente (consumo de polarização “zero”)

• Hoje em dia é vastamente utilizado nos circuitos analógicos também, devido à necessidade de circuitos mixed-signal


MOSFET - Conceito

• Apresenta 4 terminais, sendo apenas 3 funcionais• Regiões de Dreno e Fonte formam junções com Substrato• Eletrodo de Porta isolado galvanicamente• Porta implementada em metal ou em poli-silício

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MOSFET - Conceito


MOSFET CMOS

• Tecnologia CMOS: – dispositivos sobre o substrato mantém o mesmo potencial de

corpo (bulk ou back-gate)– dispositivos sobre poço permitem diferentes potenciais de corpo– em tecnologias de duplo-poço, NMOS e PMOS podem ter

potenciais de corpo diferenciados para cada dispositivo

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Substrato Bulk x SOI

SOI: silicon on insulator


Substrato SOI

• Vantagens:– Menores capacitâncias →

maior frequência– Menores correntes de fuga → menor consumo

– Menor tensão de threshold→ menor tensão de alimentação

• Desvantagem:– Wafer mais complicado

de fabricar → maior custo

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Tecnologias modernas CMOS

• Frequência de transição em função da polarização (Vgs-Vt; processo 0,13µm)

• Para NMOS chega-se entre 40 e 60 GHz


• Camada epitaxial P levemente dopada sobre substrato P++ fortemente dopado (plano de terra)

• Substrato P++ apresenta baixa resistividade: proteção contra latch-up (polarização de substrato no mesmo potencial!)

• Região N difundida para formar o poço do PMOS

MOSFET - Sequência de Fabricação

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• Proteção de fotoresist para fazer o crescimento da camada de óxido espesso (field oxide)



• Implante de Boro nas regiões ativas para ajuste de Vt: – Vt original: +0V (NMOS) e -1,4V (PMOS)– Vt corrigido: +0,7V (NMOS) e -0,7V (PMOS)

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• Crescimento de óxido fino (gate oxide)• Deposição de poli-silício sobre o wafer• Remoção do poli, protegendo por fotolitografia as

regiões de Porta (e outras: cap, trilhas, etc)



• São implantadas as regiões de difusão N (NSource/Drain) e P (PSource/Drain)

• Os implantes são feitos em diferentes momentos, com máscaras definindo suas regiões

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• Janelas de contato são abertas no óxido fino• Metal é depositado no wafer• Metal é removido conforme o layout de conexões• Camada de óxido de proteção é depositada (overglass)


Layout x Fabricação

• Através do processo de fabricação, o layout (desenho) dá origem uma estrutura tridimensional que implementa o circuito representado.

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MOSFET - Layout


MOSFET - Layout

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MOSFET - Layout


MOSFET - Layout

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MOSFET - Layout


MOSFET - Layout

• Circuito lógico em diagrama de portas• Como implementá-lo em tecnologia CMOS?

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MOSFET - Layout

• Circuito lógico em nível de transitores


MOSFET - Layout

• Layout implementado

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MOSFET - Layout

• Conexões


MOSFET - Layout

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MOSFET - Layout


MOSFET – Cuidados no Layout

• Um MOSFET é definido pelo cruzamento de dois retângulos: difusão (N ou P) e poli-silício

• Mas, lembre das conexões de Dreno e Fonte, e da polarização de Substrato

• E, dependendo do TIPO de transistor, do Poço

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• Implemente boas conexões com Dreno e Fonte, através de múltiplos contatos

RUIM BOM



• Com frequência, em circuitos analógicos, precisamos de MOSFETs com alta razão de aspecto (W/L)

• As capacitâncias parasitas das junções de Dreno e Fonte aumentam proporcionalmente às áreas destas regiões

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• O uso de um layout seccionado mantém o W/Lefetivo, reduzindo as capacitâncias parasitas


MOSFET – Regras de Layout

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• Inversor CMOS



• Inversor CMOS: outro layout

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MOSFET – Dispositivos Especiais

• MOSFET de Porta Flutuante (memória flash ou eeprom)



• Programação: tensão alta na Porta e Dreno• Cargas “presas” na Porta Flutuante

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• Apagar: tensão baixa na Porta e alta no Dreno


• Geometrias especiais:– Menor área e capacitâncias parasitas de D e S


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MOSFET – Polarização

• Regiões de operação:– Nível de inversão: tem relação com a densidade de carga de

inversão (portadores) que é formada na superfície do substrato e que compõe o “canal” entre dreno e fonte. Esta carga é induzida devido ao efeito “capacitor MOS”, estando relacionada à polarização VGS (ou VGB). Divide-se em 3 níveis: fraca (WI), moderada e forte (SI).



• Regiões de operação:– Condição de saturação: tem relação com a deformação do

canal, provocada pela diferença de potencial aplicada entre dreno e fonte. Em SI, quando o potencial VDS for superior a VGS-VT, ocorre o estrangulamento do canal, o que provoca o aumento súbito da impedância entre dreno e fonte. Divide-se em 2 regiões: “linear” (ou ôhmica ou triodo) e saturação.

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k’n (W/L) = 1.0 mA/V2.oxnn Ck µ='

( )

−−= 2'

21

DSDStGSnD VVVVL

WkI

tGSDS VVV −<Triodo:

( )2'

21

tGSnD VVL

WkI −=

tGSDS VVV −≥Saturação:

NMOS: comportamento iD x vDS



( )2'

21

tGSnD VVL

WkI −=

Saturação:

NMOS: iD x vGS em saturação e inversão forte (SI)

Vt = 1 V, k’n W/L = 1.0 mA/V2

WI SI

tGSDS VVV −≥

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NMOS: iD x vGS em saturação e inversão fraca (WI)

Id [A]

Vgs [V]

Vsub= 0 V Vsub= -2,5 V Vsub= -5 V

Vds= 2V

=

t

GSDD n

VL

WIIφ

exp0

tDSV φ4≥Saturação: qkTt /=φ

)3,1.(;6,11,1 tipn →≅

WI

SI



NMOS: comportamento iD x vDS

Strong Inversion: Weak Inversion:

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• Estabelecem alguma relação (linear ou não) entre tensão e corrente, mas sem apresentar “ganho”

• Quando seu comportamento depende da frequência, são chamados “reativos”

• Lineares: resistores, capacitores, indutores• Não-lineares: diodos e outros

Obs: alguns dispositivos “lineares” apresentam comportamento não-linear, dependendo da forma como são implementados ou polarizados

Dispositivos Passivos


• Tecnologia MOS padrão:– de poli-silício (mais estáveis; baixa resistividade)– de difusão N ou P (média resistividade)– de poço (maior resistividade)

• Tecnologia MOS mixed-signal:– poli-silício especial (alta resistividade e ótima

estabilidade)• Tecnologias especiais:

– resistores de filme metálico

Resistores

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Resistores


• Resistores implementados em (a) difusão P, (b) poli-silício e (c) poço N.

Resistores

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• Resistores implementados em poço N, difusão N+ e poli-silício.

Resistores


Resistores de Difusão

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Resistores de Poli-silício


Resistores de Poço

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Resistores de Metal


• Layout de resistores de precisão

Resistores - Layout

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• Layout de resistores de precisão

Resistores - Layout


• Layout de resistor ajustável na máscara de contato

Resistores - Layout

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• Resistor ajustável eletricamente por fusível

Resistores - Layout


• Implementação dos fusíveis

Resistores - Layout

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Resistores - Layout


• Como a espessura de cada camada é constante, é caracterizado por sua resistência por quadrado (Ω/)

• Lembrar sempre:– dependência com a tensão dos resistores de silício– dependência térmica– capacitâncias parasitas (contra substrato, outras camadas e

capacitância lateral)– indutâncias parasitas (principalmente em RF)– correntes de “fuga” e acoplamentos (anel de guarda!)

Resistores

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• Tecnologia MOS padrão:– poli-silício contra canal invertido (capacitor MOS em inversão

forte; alto valor; muito não-linear)– poli-silício contra difusão acumulada (capacitor MOS em

acumulação; médio-alto valor; média-linearidade)– poli-silício contra metal (baixo valor; quase-linear)– metal contra metal (baixíssimo valor; linear)

• Tecnologia MOS mixed-signal:– poli-silício contra poli-silício (médio valor; quase-linear)– poli-silício contra canal implantado (necessita implante sob

porta; maior valor; quase-linear)

Capacitores


• Capacitores implementados em (a) poli-silício contra canal implantado, (b) poli-silício contra poli-silício e (c) capacitor MOS em acumulação.

Capacitores

DELET-EE-UFRGS 55


• Capacitor MOS da acumulação à inversão forte.

Capacitores

Acumulação Depl Inversão


• Capacitor Poli-poli:

Capacitores

DELET-EE-UFRGS 56


• O uso de uma das placas com dimensão superior a da outra reduz os efeitos de bordas, tornando o valor do capacitor mais preciso, pois somente variações de dimensão da placa superior (A-A’) afetam a capacitância

Capacitores


• Fazendo-se a placa menor de forma circular (ou próxima disso), reduz-se os efeitos da capacitância de borda, em relação à de superfície (reduz a relação perímetro/área)

Capacitores

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• Layout de capacitores de precisão

Capacitores


• Layout de capacitores de precisão

Capacitores

DELET-EE-UFRGS 58


• Como a espessura de cada camada é constante, é caracterizado por sua capacitância por área (fF/µm2)

• Lembrar sempre:– dependência com a tensão dos capacitores de silício– dependência térmica– capacitâncias parasitas (contra substrato e outras camadas;

capacitância lateral)– resistividade das camadas (crítico em alta frequência)– correntes de “fuga” (anel de guarda!)

Capacitores


• Valores típicos para resistores e capacitores em uma tecnologia de 0,8 µm.

Resistores e Capacitores

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• Tecnologia MOS padrão:– trilha em espiral utilizando 2 ou mais níveis de metal (perdas

devido a acoplamento capacitivo e correntes induzidas no substrato)

– pode-se fazer um layout vertical, passando de um nível ao outro através de vias

– em raras situações pode-se usar trilhas de poly (resistividade alta do poly reduz fator de qualidade)

• Tecnologia MOS para RF:– trilha em espiral utilizando 2 ou mais níveis de metal sobre

região de alta resistividade (menores perdas por correntes induzidas)

Indutores


• Layout:

Indutores

DELET-EE-UFRGS 60


• Perdas por efeito joule (a; resistência do condutor), por fluxo disperso (b) e por correntes induzidas em outro condutor (c; efeito eddy)

Indutores


• O empilhamento de vários indutores aumenta a indutância efetiva pelo acoplamento vertical entre eles (mútua indutância)

Indutores

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Indutores


Indutores

DELET-EE-UFRGS 62


• O valor da indutância depende da geometria utilizada, o que faz com que seu cálculo seja complexo (geralmente usa-se geometrias padronizadas ou um simulador de campos eletro-magnéticos)

• Lembrar sempre:– acoplamento indutivo com outras partes do circuito: indução ou captação

de ruído (cross-talk) → realimentação indesejada– cantos “vivos” favorecem perdas: utilizar retas em 45º ou curvas (raras

tecnologias oferecem)– capacitâncias parasitas (contra substrato e outras camadas)– resistividade do condutor (reduz o fator de qualidade - Q)– resistividade dos contatos ou vias

Indutores


• Acoplamento eletro-magnético entre duas camadas condutivas, que podem representar resistores, capacitores, indutores ou trilhas de conexão

Acoplamento Parasita

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• Acoplamento elétrico: – Através de campo elétrico (diferença de potencial)– Efeito capacitivo– Magnitude depende

• Área de acoplamento entre eletrodos• Distância de acoplamento entre eletrodos• Orientação entre os eletrodos• Permissividade elétrica do meio de acoplamento (ε)

• Acoplamento magnético: – Através de campo magnético (corrente elétrica)– Efeito indutivo– Magnitude depende

• Área de exposição do laço receptor (fluxo concatenado)• Distância de acoplamento entre os laços indutor e o receptor• Orientação dos laços• Permeabilidade magnética do meio de acoplamento (μ)



• Proporção entre a espessura e a largura das trilhas de metal

• Em alguns casos, a capacitância de acoplamento lateral é superior à entre as camadas (vertical)


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Descargas Eletrostáticas - ESD

• O surgimento de carga eletrostática ocorre quando 2 materiais são colocados em contato e depois separados.

• O efeito de ESD ocorre quando a carga armazenada é descarregada.


Descargas Eletrostáticas - ESD

• Uma descarga eletrostática provoca correntes elevadas (1 a 10 A) por um curtíssimo tempo (100 ns) com tempo de subida elevado (1ns)

• A potência é baixíssima, mas pode provocar alteração nos componentes:– Resistor: torna-se menos linear e pode entrar em colapso– Capacitor: pode entrar em curto-circuito devido ao perfuração

do dielétrico– Diodo: alteração na uniformidade da distribuição da corrente– Transistores: perfurção do dielétrico de porta; latch-up em

bipolares parasitas

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• TJB vertical: baixo ganho (~10; base espessa); coletor ancorado

Transistor Bipolar Parasita

SUBSTRATO P => TJB PNP


• Ganho de corrente (AMS 0.35)


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• Layout


BASE EMISSOR

COLETOR


• TJB lateral: alto ganho (~100; base maisdelgada); coletor livre + coletor parasita; polarização do gate deve garantir estado off


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• Ganho de corrente (AMS 0.35)



• Mecanismo destrutivo no processo CMOS– Efeito parasita– Causa um curto-circuito entre Vcc e GND– Pode ser destrutivo ou causar uma falha momentânea– Hoje em dia os mecanismos são conhecidos e

controlados por inovações nos processos de fabricação

Latch-up

DELET-EE-UFRGS 68


• Origem física:– Transistores parasitas vertical (Q1) e lateral (Q2)

formados e interconectados durante a fabricação dos transistores MOS

Latch-up


• O circuito parasita apresenta um laço de realimentação positiva:– Se corrente for injetada no nó X– V(X) aumenta, aumentando VBE2– Corrente IC2 aumenta– V(Y) diminui, aumentando VBE1– Corrente IC1 aumenta

Latch-up

DELET-EE-UFRGS 69


• Se o ganho de laço positivo for maior que 1, este processo leva à condução de Q1 e Q2, o que provoca uma alta corrente drenada de Vcc para GND.

• O circuito parasita entra em “travamento” (latched-up)

• A alta corrente geralmente danifica o circuito, destruindo trilhas

• O processo somente interrompe com:– Destruição do circuito– Corte da alimentação

Latch-up


• O processo de travamento pode iniciar por:– Injeção de corrente através do emissor de Q1 por efeito

capacitivo, devido a variações rápidas na tensão de dreno de M1

– Condução direta de uma junção fonte-substrato, devido ao acionamento de cargas indutivas

Latch-up

– Condução direta de uma junção fonte-substrato, devido a flutuações na polarização de terra (ground bounce)

– Transientes durante o power-on– Sinais em entradas, quando o circuito está em

stand-by– Radiação

DELET-EE-UFRGS 70


• Pode-se evitar através de:– Processo: ajustando os níveis de

dopagem das diversas camadas para garantir que as resistências parasitas e o ganho dos bipolares sejam insuficientes para definir um ganho de laço crítico

– Layout: suficiente quantidade de body-ties para reduzir a resistência das polarizações de substrato

– Circuito: turn-on e turn-off controlado do circuito; proteção nas entradas e saídas

Latch-up

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