Microeletrônica

Prof. Fernando Massa Fernandeshttps://www.fermassa.com/Microeletrônica.php

(Prof. Germano Maioli Penello)

Sala 5017 Efermassa@lee.uerj.br

http://www.lee.eng.uerj.br/~germano/Microeletronica_2016-2.html

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Modelos para projetos digitais

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Após ver alguns detalhes da fabricação dos MOSFETs, agora veremos modelos que utilizaremos em designs digitais

De uma forma simples, o MOSFET é analisado em projetos digitais como uma chave logicamente controlada.

Modelo de MOSFET digitalEfeitos Capacitivos

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Adicionando efeitos das capacitâncias no modelo

Modelo melhorado

Modelo de MOSFET digital

Resumo

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Tempo de transição e de atraso

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Tempo de subida - tr

Tempo de descida- tf

Tempo de subida da saída- tLH

Tempo de descida da saída- tHL

Tempo de atraso low to high - tPLH Tempo de atraso high to low - tPHL

Projeto digital

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Por que NMOS e PMOS têm tamanhos diferentes?

Casamento da resistência de chaveamento efetiva

MOSFET pass gate

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NMOS é bom para passar sinal lógico 0

NMOS não é bom para passar sinal lógico 1

MOSFET pass gate

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NMOS é bom para passar sinal lógico 0,

mas não é bom para passar sinal lógico 1

MOSFET pass gate

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MOSFET pass gate

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PMOS não é bom para passar sinal lógico 0

PMOS é bom para passar sinal lógico 1

Em uma análise complementar, observamos que

“Lembre-se que o corpo do PMOS esta em VDD”

Atraso num pass gate

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→ Quando ocorre transição de estado lógico na entrada (In), a carga deve fluir (corrente) por Rn carregando ou descarregando os capacitores Cox/2 e CL na saída.

Atraso num pass gate

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Capacitância na saídaCapacitância na entrada

Podemos estimar o atraso pela capacitância de saída:

Atraso num pass gate

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Exemplo:

Atraso num pass gate

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Valor calculado diferente do medido (simulado)!

Cálculo manual fornece resultados aproximados e ajuda a indicar o local da limitação de velocidade num circuito digital, mas não fornece um resultado exato!

Transmission gate

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Acoplar um NMOS e um PMOS

Desvantagens:Aumento de área utilizada no leiauteDois sinais de controle

Atraso em conexão de pass gates

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10x NMOS (50 nm) em série tdelay = 74ps~

Equação de uma linha de transmissão (aula 7)

Atraso em conexão de pass gates

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10x NMOS (50 nm) em série + uma carga capacitiva de 50fF tdelay ~ 1,2ns

O atraso total é a soma do atraso da conexão pass gate (linha de transmissão) com o atraso do carregamento da capacitância na saída.

Medidas

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Comentário sobre medidas com osciloscópios

Por que usar a ponta de prova em vez de um fio simples?

Impedância do osciloscópio

Cabo coaxial

Ponta de prova

O cabo coaxial introduz uma capacitância significativa no circuito de medida.

O cabo (1m) e o osciloscópio têm em conjunto uma capacitância de 110pF.

Todo ponto medido sofrerá o efeito desta capacitância e da resistência do osciloscópio

Medidas

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Comentário sobre medidas com osciloscópios

Por que usar a ponta de prova em vez de um fio simples?

Impedância do osciloscópioCabo coaxialPonta de prova

Para evitar isso, a ponta de prova tem um capacitor e um resistor acoplados em série(ponta de prova compensada). O RC da ponta de prova tem 9x a impedância do cabo em conjunto com o osciloscópio para que exista um divisor de tensão de 10:1 em toda frequência de interesse.

Se, em vez de medir com a ponta de prova, tentarmos medir com um cabo ligado direto no osciloscópio, não teremos bons resultados para frequências altas

Medidas

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Comentário sobre medidas com osciloscópios

Por que usar a ponta de prova em vez de um fio simples?

Impedância do osciloscópioCabo coaxialPonta de prova

Para evitar isso, a ponta de prova tem um capacitor e um resistor acoplados em série(ponta de prova compensada).

Pontas ativas (Femtoprobes) → Pontas especiais com dispositivos ativos na sua entrada (MOSFETs) para testar direto no wafer.

Inversor CMOS

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Bloco de construção fundamental para a circuitos digitais

Analise o circuito quando a entrada está em estado lógico alto.Repita esta análise para a entrada em estado lógico baixo.

Porta NAND

Inversor CMOS

Inversor CMOS

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Bloco de construção fundamental para a circuitos digitais

Analise o circuito quando a entrada está em estado lógico alto.Repita esta análise para a entrada em estado lógico baixo.

Inversor CMOS

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Bloco de construção fundamental para a circuitos digitais

A dissipação de potência estática do inversor é praticamente zero!O NMOS e o PMOS podem ser projetados para ter as mesmas característicasO gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs

Inversor CMOS

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Características DC

Característica de transferência de tensão

OH – Output HighOL – Output Low

IL – Input LowIH – Input High

Inversor CMOS

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Características DC

Característica de transferência de tensão

Pontos A e B definidos pela inclinação da reta igual a -1

Ventrada < VIL estado lógico 0 na entrada

Ventrada > VIH estado lógico 1 na entradaVIL < Ventrada < VIH não tem estado lógico definido

Situação ideal VIH - VIL = 0 (transição abrupta)

Inversor CMOS

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Características DC VTC - Característica de transferência de tensão

Inversor CMOS

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Características DC VTC - Característica de transferência de tensão

Importante – Se o sinal não varre totalmente os limites inferiores e superiores da tensão uma corrente significativa passa pelo inversor! (potência dissipada!)

O mesmo fenômeno é significativo se o transistor chaveia lentamente.

Inversor CMOS

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Ruído

Os limites de ruído indicam quão bem o inversor opera em condições ruidosas.

Se

Caso ideal:

Caso ideal:

NM – Noise margins

Inversor CMOS

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Ponto de chaveamento do inversor (VSP)

Os dois transistores estão na região de saturação e a mesma corrente passa por eles

Vsp → Vg

Inversor CMOS

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Limite de ruído e VTC ideais

Limites de ruídos iguais garante melhor performance

Nesta situação idealizada, os MOSFETs nunca estão ligados em um mesmo instante

VTC → Voltage Transfer Curves

Exemplos

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Se n/p = 1, temos VSP = VDD/2

Desenhando MOSFETs com mesmo L

Para obtermos

Num MOSFET de canal longo

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