UNIVERSIDADE ESTADUAL DE CAMPINAS – UNICAMP

FACULDADE DE ENGENHARIA ELÉTRICA E DE COMPUTAÇÃO – FEEC

Marco Aurélio

Vinícius G. Beruski

Relatório da Experiência 1: Circuitos Integrados

Campinas, 2016

Marco Aurélio

Vinícius G. Beruski

Relatório da Experiência 1: Circuitos Integrados

Campinas, 2016

Relatório laboratorial apresentado

como requisito parcial para

obtenção de aprovação na disciplina

EA773, no Curso de Engenharia

Elétrica, na Universidade Estadual

de Campinas.

Prof. Dr. Clésio Tozzi

RESUMO

Foi projetado e construído em laboratório um contador síncrono de módulo 16. O

contador foi montado em protoboard e medidas de tensão corroborantes com o sucesso

do projeto foram obtidas. Foram utilizados circuitos integrados da família TTL, e os

programas Logisim e Simulador Digital foram usados, respectivamente, para montar o

diagrama lógico e layout em protoboard apresentados neste relatório.

PROJETO DO CONTADOR

Sendo o contador construído uma máquina de estados finitos, o primeiro passo

executado foi montar uma tabela verdade com os estados atuais e seguintes da máquina.

A figura 1 mostra tais transições, realizadas ao recebimento pela máquina de um pulso de

clock. Os valores Q3 … Q0 são os estados atuais e os valores D3 … D0 são os estados

adquiridos pelo contador com o próximo pulso.

Naturalmente, cada um dos dígitos Q da máquina deve ser armazenado e avaliado

individualmente para o correto funcionamento do contador. Dessa forma, mapas de

Veitch-Karnaugh foram feitos para avaliar cada dígito D em função dos dígitos Q.

Observou-se que uma maior simplificação dos circuitos poderia ser obtida com o uso de

operadores XOR (ou exclusivo), e que a função de D0 é representada, trivialmente, por

Q0’. As figuras 2 a 5 mostram os referidos mapas, seus subcubos, as operações de

álgebra booleana realizadas sobre as funções extraídas deles e as funções finais para

cada dígito de estado seguinte D.

D 0=Q 0 '

Figura 2: Função de D0

Q3 Q2 Q1 Q0 D3 D2 D1 D00 0 0 0 0 0 0 10 0 0 1 0 0 1 00 0 1 0 0 0 1 10 0 1 1 0 1 0 00 1 0 0 0 1 0 10 1 0 1 0 1 1 00 1 1 0 0 1 1 10 1 1 1 1 0 0 01 0 0 0 1 0 0 11 0 0 1 1 0 1 01 0 1 0 1 0 1 11 0 1 1 1 1 0 01 1 0 0 1 1 0 11 1 0 1 1 1 1 01 1 1 0 1 1 1 11 1 1 1 0 0 0 0

Figura 1: Tabela Verdade

D1=Q 0'×Q 1+Q 0×Q 1 '=Q 1+Q 0

Figura 3: Função e mapa de D1

D 2=Q 2×Q 1 '+Q2×Q 0 '+Q 1×Q 0×Q 2 '

D 2=Q 2×(Q1 '+Q 0 ')+Q 1×Q 0×Q 2 '

D 2=Q 2×(Q1×Q0) '+Q 2 '×Q 1×Q 0

D 2=Q 2+Q 1×Q 0

Figura 4: Mapa e função de D2

D 3=Q 3 '×Q 2×Q 1×Q0+Q3×Q1 '+Q3×Q 0'+Q3×Q 2'

D 3=Q 3 '×Q 2×Q 1×Q0+Q3×(Q 2 '+Q 1 '+Q 0' )

D 3=Q 3 '×Q 2×Q 1×Q0+Q3×(Q 2×Q 1×Q 0) '

D3=Q 3+Q 2×Q1×Q 0

Figura 5: Mapa e função de D3

D1Q3 Q2

00 01 11 10

Q1 Q0

00 0 0 0 001 1 1 1 111 0 0 0 010 1 1 1 1

D3Q3 Q2

00 01 11 10

Q1 Q0

00 0 0 1 101 0 0 1 111 0 1 0 110 0 0 1 1

D2Q3 Q2

00 01 11 10

Q1 Q0

00 0 1 1 001 0 1 1 011 1 0 0 110 0 1 1 0

Com as funções finais deduzidas, pôde-se montar o diagrama lógico do contador,

representado na figura 6, no qual os layouts internos dos flip-flop’s responsáveis por

armazenar os dígitos do estado atual foram omitidos. As portas XOR estão etiquetadas

com XR, e as AND com AND. Para que as entradas Preset e Clear dos FF’s não

interferisse no funcionamento do contador, elas foram todas conectadas a uma linha em

nível HIGH (alto). O diagrama lógico obedece ao diagrama temporal representado na

figura 7.

Figura 6: diagrama lógico do contador

D O

D 1

D 2

D 3

C L K

1º A N D

2º A N D

1º X O R

2º X O R

3º X O R

F i g u r a 7 : d i a g r a m a t e m p o r a l

COMPONENTES UTILIZADOS E CONSTRUÇÃO

A figura 6 mostra o diagrama lógico do circuito do contador síncrono módulo 16

implementado. Como era proposto no projeto que se utilizasse flip-flop’s do tipo D, com o

diagrama, é possível observar a necessidade de 4 flip-flop’s D, de 3 XOR’s e de 2 AND’s.

Os dispositivos requeridos encontram-se especificados na família 7400 do “TTL

Data Book”, de tal modo que os códigos 7408, 7474 e 7486 representam,

respectivamente, o circuito integrado de quatro portas AND, o de dois flip-flop’s D e o de

quatro portas XOR.

Segundo a ficha informativa do CI 7474, disponibilizada pelos fabricantes, este

componente consiste em dois flip-flop’s D em um DIP de 14 pinos, conforme o diagrama

da figura 8.

Figura 8: Componente 7474. Dois flip-flop’s D com Preset (PR) e Clear (CLR). Adaptado

de http://www.futurlec.com/74/IC7474.shtml

O componente 7486 consiste em 4 ou’s-exclusivos (XOR) de duas entradas cada,

confeccionados em um DIP de 14 pinos, conforme pode ver visto na figura 9.

Figura 9: Componente 7486. Quatro XOR’s. Adaptado de

http://www.futurlec.com/74/IC7474.shtml

A figura 10 apresenta o diagrama do componente 7408, representando 4 AND’s de

duas entradas cada, confeccionados em um DIP de 14 pinos.

Figura 10: Componente 7408. Quatro AND’s. Adaptado de

http://blog.novaeletronica.com.br/img/TTL-7408.png

Desta forma, segue que foram necessários quatro componentes: dois 7474, um

7486 e um 7408. As características elétricas e temporais dos dispositivos citados são

mostradas nas tabelas 1e 2.

Representação Parâmetro

Valores em V

Mínimo Típico Máximo

Vcc Tensão de alimentação 4.75 5 5.25

Vih Tensão de entrada em HIGH Level 2

Vil Tensão de entrada em LOW Level 0.8

Voh Tensão de saída em HIGH Level 2.4 3.4

Vol Tensão de saída em LOW Level 0.2 0.4

Tabela 1: características elétricas para as tensões dos dispositivos 7408, 7474 e 7486

Representação

Parâmetro

Valores em ns

Mínimo

Típico Máximo

tplhAtraso de propagação na saída para a

transição LOW-to-HIGH Level 22

tphlAtraso de propagação na saída para a

transição HIGH-to-LOW Level 15

Tabela 2: tempos de propagação do 7408, 7474 e 7486 a Vcc=5V e Ta=25ºC

Definidos os componentes e o diagrama lógico a se usar, montou-se o contador em

uma protoboard, que assumiu o layout representado na figura 11.

Figura 11: layout do contador montado em protoboard

RESULTADOS

Ao final da construção do contador, foram medidos os valores de tensão, para os

estados 0100, 0010 e 0011 da máquina, das entradas Q, das saídas D e D’ e do Clock

dos flip-flop’s, além das tensões das saídas de todos os outros componentes utilizados.

Os estados foram determinados com os valores das entradas Q dos FF’s. Tais valores

estão representados na tabela 3.

Comparando-se as tabelas 1 e 3, nota-se que os valores medidos concordam

bastante bem com as faixas de operação dos circuitos integrados e que não há

discrepâncias lógicas entre os componentes ou entre os dados medidos e os estados

0 1 0 0

F F 0

0 0 1 0

F F 0Q 0 C L K D 0 D 0 ’ Q 0 C L K D 0 D 0 ’

136,3 mV 22,4 mV 4,44 V 136,1 mV 135,1 mV 10,3 mV 4,42 V 135,9 mVF F 1 F F 1

Q 1 C L K D 1 D 1 ’ Q 1 C L K D 1 D 1 ’23,3 mV 94,5 mV 4,15 V 24 mV 4,49 V 107,3 mV 152,7 mV 4,06 V

F F 2 F F 2Q 2 C L K D 2 D 2 ’ Q 2 C L K D 2 D 2 ’

4,75 V 92,4 mV 153 mV 4,08 V 127,5 mV 104,1 mV 148,2 mV 4,02 VF F 3 F F 3

Q 3 C L K D 3 D 3 ’ Q 3 C L K D 3 D 3 ’145,3 mV 92,5 mV 135,3 mV 4,44 V 145,8 mV 97,5 mV 135,2 mV 4,43 V

1º AND 2º AND 1º AND 2º AND4,82 V 168,5 mV 15,8 mV 11,6 mV

1º XOR 2º XOR 3ºXOR 1º XOR 2º XOR 3ºXOR170,1 mV 4,77 V 145,4 mV 4,51 V 126,2 mV 25,3 mV

0 0 1 1

F F 0Q 0 C L K D 0 D 0 ’

4,42 V 21,6 mV 196 mV 4,42 VF F 1

Q 1 C L K D 1 D 1 ’4, 52 V 97 mV 4,11 V 125,2 mV

FF2Q 2 C L K D 2 D 2 ’

125,8 mV 18,2 mV 142,7 mV 4,05 VFF3

Q 3 C L K D 3 D 3 ’144,9 mV 17,4 mV 135,5 mV 4,46 V

1º AND 2º AND171,2 mV 168,5 mV

1º XOR 2º XOR 3ºXOR4,74 V 125,6 mV 17,5 mV

Tabela 3: valores de tensão medidos

obtidos. Tendo o contador funcionado como esperado, pode-se declarar o seu projeto e a

sua construção sucessos completos.