Arquitectura de Computadores - fenix.tecnico.ulisboa.pt · • Instruções complexas que requerem vários ciclos de relógio para a sua ... MOVE numa estrutura de Memory-Mapped I/O

Arquitectura de Computadores

Unidade Central de Processamento

Nuno Cavaco Gomes Horta

Universidade Técnica de Lisboa / Instituto Superior Técnico



Sumário

• Introdução

• Unidade de Processamento

N. Horta, IST - UTL Arquitectura de Computadores

2006/2007

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• Unidade de Controlo

• Conjunto de Instruções

• Unidade Central de Processamento (CPU)

• Unidade de Entrada/Saída (I/O)

• Unidade de Memória

• Perspectiva Evolutiva das Arquitecturas de Computadores



Arquitectura Genérica de um Computador


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CPU

• Arquitectura CISC

• Diagrama de Blocos

• Registos e Formatos das Instruções

• Classes de Instruções

• Modos de Enedreçamento


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• Unidade de Controlo – Microprogramado

• Formato das Microinstruções

• Microsequenciador

• Descodificador de Instruções

• Microprogramação

• Arquitectura RISC

• Arquitectura Pipelined

• Outras Arquitecturas



Arquitectura CISC

• Generalidade das instruções com acesso directo à memória.

• Elevado número de modos de endereçamento (8).

• Formatos de instruções de dimensões diferentes (2).


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• Instruções complexas que requerem vários ciclos de relógio para a sua

execução.

Nota: As instruções ST, LD, IN e OUT podem ser realizadas pela instrução

MOVE numa estrutura de Memory-Mapped I/O.


Unidade Central de ProcessamentoUnidade

Central de

Processamento (CPU)

Arquitectura CISCLS


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CPU







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Conjunto de Registos da CPU

Registos de Uso Geral: R0 a R7

Program Counter – Contador de Programa: PC

Stack Pointer – Apontador para o Stack: SP


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PSR – Registo de Estado: EI, Z,N,C, V

EI – Enable Interrupt

Z – Zero

N – Signal

C – Carry

V - Overflow



Formato das Instruções (Geral)

Formato Genérico:

• OPCODE – Especificação daoperação.

• MODE e S – Utilizados nadeterminação dos endereços


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determinação dos endereçosdos operandos.

• SRC e DST – Campos deEndereço dos Registos deDestino e Fonte.

• W – Segunda palavra utilizadaapenas por algumas instruçõespara especificação deendereços ou operandos.



Formato das Instruções (Zero Operandos)

Formato (Zero Operandos):

• OPCODE – IR(15:14) são 00

• OPCODE – IR(13 a 10)especificação de 16 operações,sem operandos ou comoperandos implícitos.


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Formato das Instruções ( 1 Operando)

Formato (1 Operando):

•OPCODE – IR(15:14) são 01

•MODE – Modo deEndereçamemto

•S e SHA – Utilizado apenasnas operações de deslocamento,indicando o número de


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indicando o número dedeslocamentos unitários (0 a15)

• DST – Pode ser utilizado nadeterminação do endereço dooperando.



Formato das Instruções (2 Operandos)

Formato (2 Operandos):


• S – Determina qual doscampos do endereço, S=0 –SRC e S=1 – DST, utiliza omodo de endereçamentoespecificado por MODE.


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especificado por MODE.

• W – Pode ser utilizada,dependendo de MODE, comoum endereço ou operandoimediato.



Formato das Instruções (Controlo de Programa)

Formato (Controlo de Prog.):


• MODE – Endereçamento porregisto não utilizado. Oendereço de destinocorresponde ao novo valor doPC.


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PC.



Modos de Endereçamento


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MODE:

• MODE(2:1) – Especifica um dos quatro modos de endereçamento (00 – Registo; 01 –Imediato; 10 - Indexado; 11 – Relativo). No modo registo não se utiliza a palavraadicional W.

• MODE(0) – Especifica se o endereço gerado é para utilizar como endereçamentoindirecto (MODE(0) = 1).





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MODE ADDRESSMODE IR(15:14) = 01 or 11 IR(15:14) = 10, S=0 IR(15:14) = 10, S=1

000 Registo DEC R1 ADD R1, R2 ADD R1, R2

001 Indirecto por Registo INC M[R1] ADD R1, M[R2] ADD M[R1], R2

010 Imediato PUSH 23 MOVE R1, 1024 COMP 1024, R2

011 Directo SHR 5, M[1024] MOVE R1, M[1024] MOVE M[1024], R2

100 Indexado PUSH M[R1+256] AND R1, M[R2+22] AND M[R1+12], R2

101 Indirecto Indexado ROR M[R1+12] MOVE R1, M[M[R2+22]] MOVE M[M[R1+12]], R2

110 Relativo JMP 17 AND R1, M[PC+22] COMP M[PC+12], R2

111 Indirecto Relativo BRZ M[PC+230 ] MOVE R1, M[M[PC+22]] COMP M[M[PC+12]], R2

Nota: Na generalidade dos casos os offsets são obtidos por substituição das etiquetas e não especificados directamente no código assembly.



CPU







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Unidade Central de ProcessamentoUnidade

Central de

Processamento (CPU)

Arquitectura CISCLS


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Unidade de Processamento


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Unidade de Processamento (U. Armazenamento)

INSTRUÇÃO

MICROINSTRUÇÃO


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Unidade de Armazenamento:

• Registos (16 de 16 bits)

• Registos de Uso Geral (R0 a R7) – Registosvisíveis para o programador (R1 a R7utilizáveis).


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utilizáveis).

• Registos Temporários (R8 a R15) –Registos para armazenamento temporário deoperandos dos microprogramas.

• R0 – Fornece a constante 0.

• R12 – Endereço de origem.

• R13 – Dado de origem.

• R14 – Endereço de destino.

• R15 – Dado para destino.




INSTRUÇÃO

MICROINSTRUÇÃO


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Endereçamento: 4 bits da microinstrução para endereçamento de cada registo + 1 bit damicroinstrução para seleccionar entre estes endereços ou os da instrução.

Nota: Instrução lida de memória, Microinstrução obtida na U.C; após descodificação da Instrução.




SELECÇÃO de ENDEREÇO de

REGISTO:MICROINSTR.

ouINSTRUÇÃO

SELECÇÃO de ENDEREÇO na INSTRUÇÃO


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23Nota: (1) Apenas um dos bits DSA4 ou SB4 pode estar a 1 de cada vez para seleccionar o campo deendereço da instrução; (2) Os bits DS3 e SB3 seleccionam qual o campo de endereços da instrução.

INSTRUÇÃO

MICROINSTRUÇÃO





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Unidade de Processamento (U. Deslocamento)

Implementação das instruções:

SHR, SHL, SHRA, SHLA, ROR, ROL, RORC, ROLC


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INSTR. S3 S2 S1 S0 SHR 0 1 0 0

SHRA 0 1 0 1

ROR 0 1 1 0

RORC 0 1 1 1

SHL 1 0 0 0


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SHLA 1 0 0 1

ROL 1 0 1 0

ROLC 1 0 1 1

Nota: Os sinais deselecção S3 a S0correspondem aos bitsFS3 a FS0 de selecçãoda operação na U.Funcional.




INSTR. S3 S2 S1 S0 SHR 0 1 0 0

SHRA 0 1 0 1

ROR 0 1 1 0

RORC 0 1 1 1

SHL 1 0 0 0


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SHLA 1 0 0 1

ROL 1 0 1 0

ROLC 1 0 1 1

Nota: Os sinais deselecção S3 a S0correspondem aos bitsFS3 a FS0 de selecçãoda operação na U.Funcional.




PC, PSR e SP –Armazenamento/Leitura em/dememória realizado via U.Processamento. (PC e SPatravés do MUX A; PSR


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através do MUX A; PSRatravés do MUX B)

PSR Program Status Register– Armazena os bits de estadoentre instruções.

MSTS Microstatus Register –Armazena os bits de estadopara utilização nas rotinas domicroprograma sem alterar oPSR.



CPU







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Unidade Central de ProcessamentoUnidade de

Controlo

Microprogramado

Memória de Controlo –ROM 256 palavras de31 bits.

Registos de Controlo –IR (Instruction

LS


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IR (InstructionRegister), PC (ProgramCounter), SP (StackPointer).

Micro-Sequenciador –Define a sequência deoperações na UC. CAR(Control AddressRegister), SBR(Subroutine BranchRegister)

Descodificador deInstruções – Geraçãodo endereço para CAR.



Unidade de Controlo Microprogramado

Formato das Microinstruções armazemadas na memória de controlo:

DATAPATH


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MC – Selecciona o formato utilizado

Formato A (MC =00, 01 ou 10) – A microinstrução realiza transferência, manipulaçãode dados, descodificação de instruções e retorno de microsubrotinas.

Formato B (MC =11) – A microinstrução permite alterar o fluxo do microprograma(call, br, etc.)

Controlo da DATAPATH (Bits 23 a 4 do Formato A)



Unidade de Controlo Microprogramado: Formato das Microinstruções (bit 23 a 4)


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Unidade de Controlo Microprogramado: Microsequenciador


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34INTS – InterruptStatus Bit


Unidade Central de ProcessamentoUnidade de Controlo Microprogramado:

Microsequenciador


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Microinstruções com Formato B (MC =11) – Não afectam registos da UP.

SBR – 1 registo para armazenar retorno de Microsubrotina, implica apenas um nível de subrotinasnos Microprogramas.

ST – Gerado internamento no Microsequenciador. LS – Permite guardar em SBR o end. de retorno.



Unidade de Controlo Microprogramado: Microsequenciador


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MS – Especificação do tipo de salto.

PS – Especificação do nível de activação (H ou L) do bit de teste.



Unidade de Controlo Microprogramado: Descodificador de Instruções


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Unidade de Controlo Microprogramado: Descodificador de Instruções

INSTRUÇÃO

MICROINSTRUÇÃO


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A utilização de diferentes valores dos campos de controlo permite aceder a diferentes endereços damemória de controlo e, portanto, permite a execução de diferentes microrotinas durante a execuçãode uma mesma instrução.

MM – Define que parte dainstrução deve serconsiderada na determinaçãodo endereço da memória demapeamento cujo conteúdoserá enviado para CAR ecorresponderá ao endereço damemória de controlo.

MR (MicroprogramRegion) – permite autilização dediferentes conjuntosde endereços para osmesmos campos deIR.



Unidade de Controlo Microprogramado


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MO (MiscellaneousOperations) – Controlode operações sobrememória, PC, IR, SP,PSR e MSTS.



Fluxograma para a execuçãodas Microrotinas –

(1) Aquisição de Instruções;

• PC fornece endereço de inst.

• Inst. armazenada em IR

Estrutura do Microprograma


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• Inst. armazenada em IR

• PC incrementado

(2) Aquisição de Operandos

• Descodificação da instrução

• Endereços e valores deoperandos armazenados nosregistos de R12 a R15 (SA, SD,DA e DD)



Fluxograma para a execuçãodas Microrotinas –

(3) Execução de Instruções;

• Utiliza os operandos eendereços nos registos R12 aR15 e em geral coloca o

Estrutura do Microprograma


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R15 e em geral coloca oresultado em DD.

(4) Actualização de Registos;

• Coloca o resultado daoperação no destinopretendido (registo ou mem.)

.

(5) Atendimento de Interrupções.

• Após a execução de cadainstrução verifica a existênciade pedidos de interrupção.


Unidade Central de ProcessamentoMicrorotinas:

Aquisição de

Instruções

Microinstruções

IF0 e IF1

LS


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Microrotinas: Aquisição de Instruções

Formato AFormato B


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LS



CPU







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44













Arquitectura RISC: Registos e Formato de Instruções

• Registos


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45

• Formato de Instruções



Arquitectura do Conjunto de Instruções


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46


• Registo, Indirecto, Imediato e Relativo



Unidade de Controlo: Palavras de

Controlo para Instruções


2006/2007

47



Pipeline CPU


2006/2007

48



Limitações da Arquitectura Pipelined: Data and Control Hazards

Solução por Software


2006/2007

49




Solução por Hardware


2006/2007

50




Solução por Hardware


2006/2007

51



CPU







2006/2007

52













CPU – Arquitecturas para Aumento do Desempenho

Pipeline e Paralelismo


2006/2007

53




RISC-CISC


2006/2007

54




Superescalar


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BIBLIOGRAFIA

[1] M. Morris Mano, Charles R. Kime, “Logic and Computer Design Fundamentals”, Prentice-Hall International, Inc. (Capítulo 10)


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Documents

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