Eletrônica Digital II ELT013

Eletrônica Digital IIELT013

Engenharia de Computação

ELT013 - Eletrônica Digital II Aula 8 - Contadores - Parte II 2

CONTADORES – PARTE IIAula 8


CIRCUITOS INTEGRADOS DE CONTADORES SÍNCRONOS


Séries 74ALS160-163/74HC160-163 (1) Contadores autorrecicláveis de quatro

bits Saídas QD (MSB), QC, QB e QA (LSB) Contador contém quatro FFs. FFs são disparados por uma borda de

subida na entrada CLK. Função CLEAR é ativa em nível baixo sendo

assíncrona. Podem ser pré-configurado para

qualquer valor inicial Entrada LOAD ativa em baixo para A, B, C,

D e entradas.


Séries 74ALS160-163/74HC160-163 (2) Tabela de funções

CLR – habilita reset/clear LOAD – habilita carga ENP e ENT – habilita contagem


Séries 74ALS160-163/74HC160-163 (3) Pino de saída – RCO

Saída para detectar (decodificar) o último ou o estado terminal do contador.

Caso decádico, módulo 10, 1001 (9) Caso binário, módulo 16, 1111 (15)

Utilizado para acoplamento ligação entre dois ou mais chips contadores Arranjo de multiplataformas para

criação de contadores maiores de mais estágios.


Séries 74ALS190-191/74HC190-191 (1) Contadores autorregressivos de quatro bits

Saídas QD (MSB), QC, QB e QA (LSB) Clock na borda de subida Contadores crescentes/decrescentes Carga assíncrona – carga tem precedência na contagem


Séries 74ALS190-191/74HC190-191 (2) CTEN – habilita contagem D/U – habilita o sentido da contagem

D/U em alto a contagem é decrescente D/U em baixo a contagem é crescente

Ambos contadores reciclam automaticamente não importando o sentido da contagem


Séries 74ALS190-191/74HC190-191 (3) MAX/MIN – decodifica o estado terminal do contador

Ativo em nível ALTO e depende do sentido da contagem RCO – similar a MAX/MIN mas depende do clock

RCO fica BAIXO quando clock é BAIXO “Simula” um clock para o próximo estágio da contagem imitando

o clock no estado terminal do contador


CONTADOR DE MÚLTIPLOS ESTÁGIOS


Contador de Múltiplos Estágios Circuitos integrados contadores foram concebidos para

tornar mais fácil conectar múltiplos chips Criam circuitos com uma gama maior de contagem.


Contador de Múltiplos EstágiosExemplo (1)

Circuito com dois 74ALS163 Sequência de 0 – 255 (8 bits – Q0...Q7)



Habilitação do contador de 8 bits é EN, Ligado ao pino ENT do estágio 1

RCO do estágio 1 é ligado ao ENT do estágio 2 Estágio 2 é acionando sempre que a contagem do estágio 1 chega

a 1111



Habilitação do contador de 8 bits é EN, Ligado ao pino ENT do estágio 1

RCO do estágio 1 é ligado ao ENT do estágio 2 Estágio 2 é acionando sempre que a contagem do estágio 1 chega

a 1111



Quantos vezes o Estágio 2 será acionado pelo Estágio 1 antes que o contador de 8 bits reinicie a contagem?


DECODIFICAÇÃO DE UM CONTADOR


Decodificação da contagem (1) Contadores digitais devem representar a contagem do

estado dos FFs. Um dos meios mais simples para exibir o conteúdo de um

contador é conectar a saída FF a um LED. O método que utiliza LEDs para visualização se torna

inconveniente quando o tamanho (número de bits) do contador aumenta. É muito mais difícil decodificar a exibição mentalmente


Decodificação da contagem (2) A decodificação é a conversão da saída binária para um

valor decimal Decimal é uma forma imediatamente reconhecida.

Tipos de decodificação Decodificador ativo em nível ALTO – portas AND Decodificador ativo em nível BAIXO – portas NAND

Ambos podem ser usados para acender um LED, representando cada número decimal.


Decodificador Contador Módulo 8 (1)

Decodificação é a conversão de uma saída binária para um valor decimal, uma forma reconhecida imediatamente Saídas dos FFs são conectas em portas ANDs que podem controlar

LEDs


Decodificador Contador Módulo 8 (2)


Decodificador de um Contador BCD Contador BCD tem 10 estados, decodificados para fornecer

10 saídas correspondentes aos digitos decimais de 0 – 9. As 10 saídas podem controlar 10 LEDs, indicadores individuais

para uma apresentação visual. Ou terem sua contagem exibida em um único dispositivo de

exposição como o display de 7 segmentos.


ANALISANDO CONTADORES SÍNCRONOS


Análise de Contadores Síncronos Contadores síncronos podem ser personalizados para gerar

qualquer sequência de contagem desejada. Porém, antes do projeto deve-se compreender a análise

A ferramenta de análise é conhecida como tabela de estado ATUAL/PRÓXIMO estado


Tabela de estado ATUAL/PRÓXIMO estadoPasso a Passo

1. Escrever a expressão lógica para a entrada de controle de cada FF

2. Estabelecer um estado ATUAL para o contador e aplicar essa combinação de bits às expressões lógicas de controle

3. Saída das expressões lógicas de controle permitirão prever os comandos para cada FF e o PRÓXIMO estado resultante para o contador depois da aplicação do clock

4. Repetir o processo até que a contagem seja determinada


Exemplo (1) Seja o contador síncrono com diferentes entradas de

controle da figura1. Escrever a expressão lógica para a entrada de controle de cada

FF




FF




FF


Exemplo (2)2. Estabelecer um estado ATUAL para o contador e aplicar

essa combinação de bits às expressões lógicas de controle Suponha que o estado atual do contador é CBA = 000 Temos JC KC = 0 0, JB KB = 0 0 e JA KA = 1 1 Com essa entradas temos que os FF B e C irão manter o estadoe

FF A irá comutar na próxima borda de descida do clock.


Exemplo (3)3. Saída das expressões lógicas de controle permitirão prever

os comandos para cada FF e o PRÓXIMO estado resultante para o contador depois da aplicação do clock

Para o exemplo, o PRÓXIMO estado previsto é 001

4. Repetir o processo até que a contagem seja determinada Montando a tabela de estado ATUAL/PRÓXIMO


Exemplo (4)


Exemplo (4)

• Contador de módulo 5• Três combinações não são utilizadas• Caso o contador possa ser pré configurado com as combinações não

usadas, pode-se determinar qual o PRÓXIMO estado da contagem utilizada


Exemplo (5) Esse é um contador de autocorreção

Estados não usados retornam para estados da contagem normal Quando um contador não consegue voltar a contagem normal a

partir de um estado não utilizado é dito como não autocorretor


Circuitos Contadores em PLDs PLDs são construídos com FFs do tipo D

Logo os contadores em PLDs são construído scom FFs do tipo D O controle de circuito será tipicamente mais complexo do que um

contador J-K equivalente Número de entradas síncronos para controlar é reduzido pela

metade (FF J-K duas entradas e FF D possui uma entrada)


Tabela de estado ATUAL/PRÓXIMO estado

AD

ABABD

BACACBCD

A

B

C


PROJETO DE CONTADORES SÍNCRONOS


Projeto de Contadores Síncronos Existem situações em que um contador deve seguir uma

sequência que não é a binária normal Exemplo: 000, 010, 101, 110, 000...

Será apresentado um método de projeto para contadores síncronos utilizando flip-flops J-K Esse vários procedimentos de projeto que pertencem a área de

projeto de circuitos sequências (curso avançado)


Procedimento Básico Condições de contorno

Todos os flip-flops devem ser disparados ao mesmo tempo As entradas do FF J-K devem estar no nível correto

Processo trata do projeto de circuitos lógicos que decodifica vários estados do contador para fornecer os níves lógicos das entradas J-K


Tabela de Transição J-K O comportamento do FF J-K deve ser avaliado se

observando as transições Qn → estado atual Qn + 1 → próximo estado

As colunas J e K relacionam os níveis lógicos necessários nas entradas J e K para gerar cada uma das transições.


Procedimento de Projeto1. Determinar o número desejado de bits (FFs) para a

sequência de contagem desejada2. Desenhar o diagrama de transição de estado mostrando

todos os estados possíveis Incluindo aqueles que não fazem parte da sequência de contagem

desejada.

3. Usar o diagrama de transição de estados para criar uma tabela que liste todos os estados ATUAIS e os PRÓXIMOS.

4. Adicionar uma coluna para cada entrada J e K e indicar os níveis necessários para produzir a transição para o PRÓXIMO estado.

5. Projetar os circuitos lógicos para gerar os níveis exigidos em cada entrada.


Procedimento de ProjetoExemplo (1)

Seja a seguinte contagem desejada: Passo 1: Determine o número FFs para realizar a

contagem desejada e os estados não utilizados: 3 flip-flops Estados não utilizados: 101, 110, 111.



Passo 2: Desenhar o diagrama de transição de estados mostrando todos os estados possíveis Inclusive os que não são parte da contagem

desejada

É opcional ao projetista tratar os casos de

contagem indesejada (simplifica o projeto).

Porém o não tratamento pode apresentar

problema durante a sua aplicação.



Passo 3: Utilize a tabela de transição de estados para listar os estados ATUAIS e os PRÓXIMOS estados



Passo 4: Acrescente uma coluna a essa tabela para cada entrada J e K. Para cada estado ATUAL, indique os níveis exigidos em cada entrada J e K para produzir a transição para o PRÓXIMO estado





Passo 5: Projetar os circuitos lógicos para gerar os níveis requeridos em cada entrada J e K. Seis entradas ( JC, KC, JB, KB, JA e KA) Saídas provenientes do FF ( A, not A, B, not B, C e not C)

Passo 5.1: Observar o estado atual dos FF A, B e C e o níveis desejados para JÁ

Passo 5.2: Determinaras expressões lógicas paraentrada JA em termos de

A, B e C. Mapas de Karnaugh



Repetir o passo 6 para todas as entradas



Passo 6: Implemente as expressões finais.


EXERCÍCIOS PROPOSTOS


Exercícios Propostos Recomendo fortemente que:

Estudem os exemplos de contadores do capítulo 7 Façam do livro texto da seção 7.7 a 7.10

Documents

Eletrônica Digital II ELT013