Evolução de Microeletrônica, Regras de Escalamento e Limites Jacobus W. Swart CCS e FEEC –...
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Evolução de Microeletrônica, Regras de Escalamento e Limites Jacobus W. Swart CCS e FEEC – UNICAMP jacobus@ led .unicamp. br http:// www.ccs.unicamp.br
Evolução de Microeletrônica, Regras de Escalamento e Limites Jacobus W. Swart CCS e FEEC – UNICAMP [email protected]
Evoluo de Microeletrnica, Regras de Escalamento e Limites
Jacobus W. Swart CCS e FEEC UNICAMP [email protected]
http://www.ccs.unicamp.br
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Evoluo de Microeletrnica, Regras de Escalamento e Limites
1.Introduo 2.Histria e Evoluo Microeletrnica 3.Materiais Usados em
CIs de Si. 4.ITRS e Tendncias. 5.Regras de Escalamento. 6.Limites
de Escalamento e Dispositivos ps CMOS 7.Concluses
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1. Introduo Histria longa num perodo curto Alguns fatos
marcantes: 1947 - Descobrimento Transistor 1959 - Processo Planar
para CIs 1962 - Primeiros CIs Comerciais Idade do transistor = 56
anos Idade de CIs Comerciais = 42 anos.
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1. Introduo Crescimento incomparvel na evoluo tecnolgica e no
mercado: 16% anual Mercado global de eletrnica > US$ 1 trilho,
maior do mundo !!! Revoluo econmica e social baseada na tecnologia
da informao: Internet, i-mode, Bluetooth, telefone celular, navegao
e carro inteligente, realidade virtual, jogos eletrnicos, etc Foi
possvel graas ao progresso em tecnologia de semicondutores e CIs.
Estamos na Idade do Silcio.
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199019952000200520102015 PCPersonal assistants Ambient
intelligence Computing power Personalized devicesAccessing the
smart environment Towards ambient intelligence 1 10 >100 # 1
devices/person chips/device
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Information Storage Capacity of Silicon Chips 4Gb 1Gb 256Mb
64Mb 16Mb 4Mb 1Mb 256Kb 64Kb 1970199019802000201010 10 9 10 8 10 7
10 6 10 5 10 4 Bits/Chip Year Page Book Encyclopedia Human
Memory/DNA (from M. Green) AnoDens.Ref. 19701 kb 2000512 Mb 203010
13 b1 crebro 10 15 b Biblioteca do congresso (Garner et al, livro
MEMS+ AVS2003) 10 20 b Cultura humana 207510 23 b Todos os crebros
(cdigo gentico)
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Where Are the Transistors? Microprocessors and Microcontrollers
are ubiquitous in our lives (onipresente) Source: ICE Status 1996
(from M. Green)
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CIs oferecem: muitas funes alta velocidade de operao Com: baixo
custo baixo consumo de potncia tamanho reduzido massa reduzida e
alta confiabilidade.
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Microfabricao desenvolveu-se para Microeletrnica (disp.
discretos e CIs), Hoje apresenta novas aplicaes: optoeletrnica
fotnica microssensores e atuadores micromecnica estruturas para
biologia montagem de mdulos de CIs Atualmente: Nanofabricao,
Nanoeletrnica.
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Evoluo de Microeletrnica, Regras de Escalamento e Limites 2.
Histria e Evoluo da Microeletrnica
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Sculo 19 falta de conhecimento terico 1874: retificador de PdS
- F. Braun
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Lee De Forest 1906: Vacuum Tube : Triode (from H. Iwai)
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Pe. Roberto Landell de Moura - Transmissor de ondas
eletromagnticas (luz ou RF), modulado por som. - Aplicaes: telgrafo
e telefone sem fio. - Dispositivos: Interruptor fontico, lmpada
transmissor de 3 terminais, receptor de Se. Patentes no USA:
#775,337: Wireless Telephone, filed Oct.4, 1901, approved Nov.22,
1904 #775,846: Wireless Telegraph, filed Oct.4, 1901, approved
Nov.22, 1904 #771,917: Wave-Transmitter, filed Feb.9, 1903,
approved Oct.11, 1904. Pe. Landell de Moura permaneceu no USA, de
1901 a 1904, para conseguir as patentes.
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Princpios: modular a emisso de uma lmpada (de arco) ou outro
dispositivo de emisso. Modulao sonora por diafragma ligado a chaves
liga/desliga, que chaveia a corrente pelo emissor. Receptor: um
resistor de Selnio. Item E = lmpada de arco Laboratrio em Campinas,
a partir de 1892. Demonstrao de transmisso entre Av. Paulista e
morro de Santana, 8km, em 1894. Em 1905 solicitou 2 navios ao
presidente Rodrigues Alves para demonstrar sua comunicao entre os
mesmos a qualquer distncia. Os assessores o consideraram louco!
Marconi: 1 o experimento simples em 1895 e 1 o radiograma em
1900.
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Incio do sculo 20: teoria de mecnica quntica, Schrdinger, etc
patente de transitor FET, 1928, Lilienfeld, sem sucesso
experimental (estados de superfcie)
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Lilienfeld, um homem muito frente do seu tempo!
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J.E.LILIENFELD DEVICES FOR CONTROLLED ELECTRIC CURRENT Filed
March 28, 1928 (from H. Iwai)
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1936 - Grupo de estado slido na Bell Labs 1940 - R. Ohi,
identifica Si tipo p e tipo n 1940 - 1945, desfeito o grupo da Bell
Labs 1946 - Novo grupo na Bell - W. Shockley 1947/Dez., Bardeen e
Brattain descobrem o efeito transistor bipolar
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J. Bardeen, W. Brattain, W. Shockley
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1948 - 1950: Shockley - teoria BJT 1952: Bell Labs licencia a
patente para outras empresas: Texas, Sony, etc. 1956: prmio Nobel
de Fsica 1955: Shockley deixa a Bell e cria empresa Shockley
Semicond., no Silicon Valey. 1957: R. Noyce, G. Moore e outros,
deixam a Shockley Semicond., criam Fairchild. 1968: Noyce, Moore,
Grove, criam Intel. Multiplicam-se as empresas no Vale do Si.
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1958: J. Kilby, Texas Inst., patente de CI, usando processo
rudimentar:
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Processo Planar 1958 - J. Hoerni, Fairchild, processo planar:
Superf. Si oxidado + fotogravao, abertura de janelas para difuso,
vrios no mesmo plano.
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Nature Has Endowed the Silicon Microelectronics Industry with A
Wonderful Material: SiO 2 Native to Silicon Low Interfacial Defect
Density Melting Point = 1713C Energy Gap = 9 eV Resistivity = 10 15
-cm Dielectric Strength ~ 1 x 10 7 V/cm Dielectric Constant = 3.9
(from M. Green)
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1959: 1 o Circuito Integrado Planar Robert N. Noyce (from H.
Iwai)
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1959 - R. Noyce, Fairchild, processo planar para CIs. O
princpio usado at hoje, com incorporao de forte evoluo. 1962 -
incio da comercializao de CIs.
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Primeiro CI, 1961 - Fairchild
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1960: Primeiro MOSFET, por D. Kahng and M. Atalla (from H.
Iwai)
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1960 - D. Kahng e M. Atalla, Bell Labs, transistor MOS.
Persistem problemas de estabilidade, cargas no sistema SiO 2 /Si
1963 - F. Wanlass, Fairchild, CMOS Outros grandes avanos na
tecnologia MOS uso de porta de Si policristalino (1966) uso de I/I
para ajuste de V T
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MOSFET Vds IdsVg=Vdd mtal gate drain source g
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Segundo K. Ng (IEEE Trans. E.D.Oct. 1996):
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Desenvolvimento de dispositivos baseado: a) Blocos
construtivos:
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b) mecanismos de transporte Derivaresistores, transistores FET
Difusojuno pn, BJT Emisso terminica barr. Schottky, Tunelamento
diodo tnel, cont. hmico RecombinaoLED, Laser, diodo p-i-n
Geraoclula solar, fotodiodo AvalancheIMPATT, ZENER, APD
Philips, in Deep-Submicron CMOS ICs, H. Veendrick Digital Audio
Broadcating Chip 6 milhes de transist. Complex Programmable Logic
Device 9 milhes de transistores.
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Evolues Tecnolgicas: - Reduo nas dimenses
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1. Roadmap
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rea de chip
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Eficincia de Empacotamento Inovao
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Nmero dispositivos por chip - Lei Moore Apresentada em abril,
1965. Prerodo - taxa: 1970 2x/24 meses (Intel considera: mdia 2x/18
meses)
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(Deep-Submicron CMOS ICs, H. Veendrick) (IEEE Spectrum, Dec.
2003, p.32-33)
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0.25 m 0.5 m 1998 hcmos7 6 layers 2001 hcmos9 7 layers 1995
hcmos5 3 layers 120MHz450 MHz 0.12m 800 MHz Devices Interconnects
Frequency 1. Roadmap
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Reduo de custo e aumento do no. de bits 10 17 bits ~ 10 x no.
gros ~ no. formigas
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Downsizing of the components 19101950196019702000 Vacuum Tube
TransistorICLSIULSI 10 cmcmmm 10 m 100 nm Downsizing: Capacitance
reduction Power reduction Speed increase High integration Function
increase Cost reduction per function or speed (from H. Iwai)
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Past and current status of advanced LSI products Year Min/ Lg(
m) ratio DRAM ratio MPU ratio 1970/72 10 1 1K 1 750K 1 2001 0.1
1/100 256M 256,000 2.0G 2,667 (from H. Iwai)
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TI, Koning&Hartman, in Deep-Submicron CMOS ICs, H.
Veendrick
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Outras Comparaes:
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Dados de algumas geraes: Eniac (1945) X68.040 (1990) XPentium
IV (2001) dispositivos18k10 2 1.2M2x10 3 42 M Volume200 m 3 10 -8 2
cm 3 146 mm 2 (L=0.13 m) Velocid.150 IPS10 5 20 MIPS2.2 GHz
Consumo10 kW10 -4 1W(V DD =1.5V) Custo$ 1 M10 -3 $ 1 k
Confiabilid.horas10 3 anos
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The Computer, Then and Now Laptop (2001) $2000 500,000,000
additions/sec 2 kg < 45 W 300,000,000 transistors ENIAC (1946)
>$1,000,000 5,000 additions/sec 30,000 kg 174,000 W 17,468 Tubes
~10 -3 105 ~10 -4 ~10 4 (from M. Green)
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Intel 4004 Intel Pentium4 x 18,000 / 6000 !!
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Aplicando as mesmas escalas ao carro: PadroXAnalogia
Velocidade110 km/h10 5 3000 km/h Consumo10 km/l10 -4 10000 km/l
Custo$ 20 k10 -3 $ 20 Confiabilidade1 ano10 3 1000 anos Peso1 t10
-8 10 mg
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Evoluo de Microeletrnica, Regras de Escalamento e Limites 3.
Materiais Usados em CIs de Si
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Si substrate Field SiO 2 ILD (Interlayer Dielectrics) Al
interconnects Passivation (PSG) (SiO 2 + BPSG) magnification Poly
Si gate electrode Gate SiO 2 Source / Drain 6 m NMOS LSI in 1974
Layers Source/Drain diffusion Gate oxide Si substrate Field oxide
Poly Si gate electrode Interlayer dielectrics Aluminum
interconnects Passivation Materials Si, SiO 2 BPSG PSG Al Atoms Si,
O, Al, P, B (H, N, Cl) (from H. Iwai)
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magnification W via plug W contact plug CoSi 2 Low k ILD
Ultra-thin gate SiO 2 0.1 m CMOS LSI in 2001 Large number of
layers, Many kinds of materials and atoms (from H. Iwai) At 130 nm
node: ~ 20 materials At 65 nm node: ~ 34 materials (SOI, SiGe,
ultalow-k, HfO 2, SiON, ALD barrier and seed layers, etc) S.I.
Vol.26, no.12, p.36 (Nov.03).
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Efeitos sobre a Capacitncia de Porta Classicamente: Correes:
efeito da espessura do canal depleo da porta de Si-poli. Usar porta
de metal! Tunelamento pelo xido: usar dieltrico de alto k!
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Simulaes de atraso de porta e de linhas
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http://www.research.ibm.com/topics/serious/chip/
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Evoluo de Microeletrnica, Regras de Escalamento e Limites 4.
ITRS (International Technology Roadmap of Semiconductors) e
Tendncias
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Previso: Roadmap SIA 1997 Dado \
Ano1997199920012003200620092012 L MIN. (nm)2501801501301007050 DRAM
(bits)256M1G-4G16G64G256G rea chip DRAM (mm 2
)28040048056079011201580 Dimetro / lmina (mm)200300300300300450450
Nveis de metal (lgica)66-7777-88-99 Compr. metal (lgica)
(m)82014802160284051401000024000 V DD (V)2.51.81.51.51.20.90.6 V T
(V)0.450.400.350.300.250.200.15 F MAX de relgio
(MHz)7501250150021003500600010000 Nmero mscaras22232324252628
Espess. xido6.55.04.54.03.52.72.0 Defeitos (m -2 ) ***
2080145513101040735520370 Custo/bit DRAM inicial (
c)1206030155.31.90.66
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Scaling of MOSFET Dimensions Source Silicon Gate T OX Drain
LcLc WcWc XjXj 1960 1970198019902000 10 1 0.1 0.01 30 100 10 2 Year
Channel Length or Junction Depth ( m) Gate Oxide Thickness (nm)
(from M. Green)
Ano0407101316192225 N tecnolgico906545322215107 Printed
Gate5335251813964 Physical Gate372518139643 ITRS2001 dimenses em
nm
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Quais as foras propulsoras para tal evoluo? Maior densidade
integrao economia Menor consumo de energia desempenho Maior
velocidade de operao desempenho Menor no. de chips / sistema
economia Uma nova gerao / 2 a 3 anos: 2x densidade de circuitos
lgicos Aumento de 40% em desempenho 4x capacidade de memrias
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0.05 m Atoms Thick 0.25 m 0.18 m 0.13 m Higher Performance More
Functionality Higher Density Lower Cost per Function 0.35 m
Ultra-Large-Scale To Giga-Scale Integration
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(from G. Badenes, IMEC, 2000)
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L = 100 nm
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Transistor processo Intel 90 nm vs. Virus de Grpe.
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20 nm Gate Length Transistor R. Chau, Proc. Silicon
Nanoelectronics Workshop, pp. 2 - 3 (2001)
http://www.intel.com/research/silicon/micron.htm
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16 nm Gate Length Transistor STMicroelectronics, Semiconductor
International de Nov/2001.
Slide 85
IBM 10 nm MOSFET
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Transistor pMOS, L = 6 nm, (IBM-2004) Ano0407101316192225 N
tecnolgico906545322215107 Printed Gate5335251813964 Physical
Gate372518139643 ITRS2001 dimenses em nm
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D.K. Sadana, Proc. ULSI Process Integration II, ECS Spring
Meeting, Washington, March 2001.
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FinFET Si fin source drain Si film 30 nm SiON buried oxide
VRG: Atomic Resolution Image of HfO 2 Gate Dielectric under-
layer nitride HfO 2 gate 45 7 (from M. Green)
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Canal de SiGe ou Si tensionado Modificao da estrutura de bandas
E - k Maior mobilidade Maior vel. de saturao
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Strained Si Device architecture: Strained Si Relaxed SiGe
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Custo de produo (litografia, outros) Saturao na velocidade de
operao (propagao de sinal e de relgio / linhas). Uniformidade,
rendimento e confiabilidade Consumo de potncia Efeitos de canal
curto, tunelamento, resistncias parasitrias (S/D). Limite prtico?
Quais so as maiores barreiras futuras?
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Evoluo de Microeletrnica, Regras de Escalamento e Limites 5.
Regras de Escalamento
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Perguntas: Como reduzir (escalar) dimenses ? Quais as limitaes
dos dispositivos escalados? Quais os limites de escalamento?
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Leis de Escalamento ParmetroFator de escala Dimenses: L, W, t
ox, x J kdkd N dopagemkNkN TenseskVkV
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Leis de Escalamento cont.
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Leis de Escalamento Tipos de Leis ParmetroECVCVQCGeral W, L, x
J 1/k 1/k d t OX 1/k 1/k d Nkkkk d 2 /k v V DD 1/k1 1/ k v I DS 1/k
k 1k d /k v 2 C1/k1/k 3/2 1/k1/k d tata 1/k1/k 2 1/k 3/2 k d /k v 2
P1/k 2 k1/ k k d /k v 3 P.t a 1/k 3 1/k 3/2 1/k 2 1/k d 2 k v P/A1k
5/2 k 3/2 k d 3 /k v 3
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Leis de Escalamento Procedimento Prtico Por simulaes de:
Processos (SUPREM) Dispositivos (PISCES) Ajustar os parmetros para
timo desempenho, com anlise de: Tenso de limiar, V T Efeito de
canal curto (V T x L e V DD ) Perfurao MOS (punchthrough) Corrente
de corte, I off Tempo de atraso, t a Potncia, P Corrente de porta e
substrato p/ confiabilidade
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Incio Fixar V DD, x jn, x jp, t ox, L n e L p Implantao inica
para previnir perfurao MOS Concentrao de dopantes para ajuste de V
T Verifica a ocorrncia de efeito de canal curto Clculo de I DS, t a
e P Anlise de V DD para confiabilidad e Final Problemas
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Limitaes Limitaes de transistores de pequenas dimenses: Efeitos
de canal curto, V T x L e V T x V DS Perfurao MOS Resistncias
parasitrias Capacitncia de inverso Corrente de tunelamento de porta
Reduo de mobilidade Injeo de portadores quentes Rupturas Efeitos de
canal estreito, V T x W
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Slide 106
Resumo
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Efeitos das limitaes e guias de estrada As limitaes: a) afetam
o desempenho eltrico dos dispositivos b) determinam as condies
limites de operao c) determinam condies de contorno para o projeto
da estrutura fsica dos transistores e do processo de fabricao.
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Reduo de V DD e V T :
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Vg (V) Log Id 10 -6 A 10 -7 A 10 -8 A 10 -9 A 10 -10 A Vg = 0V
Vth Subthreshold leakage current increase Vth lowering
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An example of Real Scaling Gate length Gate oxide Junction
depth Supply voltage Threshold voltage 1972 6 m 100 nm 700 nm 5 V
0.8 V 2001 0.1 m 2 nm 35 nm 1.2 V 0.3 V Ratio 1/60 1/50 1/20 1/4
1/2.6 Subthreshold leakage Resistance Gate leakage TDDB Vth, Power
Limiting factor Electric field 0.5 MVcm -1 6 MVcm -1 (Vd/tox) 30
TDDB (from H. Iwai)
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Evoluo de Microeletrnica, Regras de Escalamento e Limites 6.
Limites de Escalamento e Dispositivos ps CMOS
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Qual o limite Prtico para CMOS? (1980)
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25 nm (H. Iwai, IEEE, JSSC, Mar. 99) Quando? Entre 2020 e 2030
10 10 a 10 12 tr./chip permite produtos no visualizveis hoje. Vrios
fatores apontam 10 nm de comprimento de porta ser um limite prtico
para o escalamento de CMOS. Como fatores limitantes apontam:
tunelamento pelo dieltrico de porta; impossibilidade de escalar a
tenso de alimentao, devido a questes de rudo trmico e de bandbap;
impactos de tolerncia e margens do nmero de tomos dopantes no
dispositivo [Melliar-Smith and Helms]. Transistores com L de 16 e
15 nm j foram demonstrados [Boeuf et al e Yu et al,
respectivamente, IEDM2001] Uma regra: L ~ 45. t ox Qual o limite
Prtico para CMOS?
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Limites de Escalamento
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Considerar: 1. Limites fundamentais 2. Limites do material 3.
Limites do dispositivo 4. Limites do circuito 5. Limites do
sistema
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(Plummer et al)
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Tubes Semiconductors MOS CMOS Transistor IC ULSI ????? 1950
1960 2000 plastic electronics optics nanoelectronics MEMS
biosensors molecular nanotechnology magnetoelectronics 2030 CMOS
technologies and the future
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Aps Limite de Escalamento CMOS? Novos Conceitos de Dispositivos
e Circuitos: a) dispositivos de bloqueio Coulombiano, entre outros
dispositivos de um nico eltron; b) Dispositivos de tunelamento
ressonantes (RTD) c) estruturas de nano-tubos de carbono d)
transistor molecular e) dispositivos qunticos, onde se controla o
estado do eltron de um tomo = spintrnica.
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Single Electron Tunneling Device - SET
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Electrical conductivity six orders of magnitude higher than
copper Can be metallic or semiconducting depending on chirality
-tunable bandgap -electronic properties can be tailored through
application of external magnetic field, application of mechanical
deformation Very high current carrying capacity Excellent field
emitter; high aspect ratio and small tip radius of curvature are
ideal for field emission Can be functionalized
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Si-p A.P.L, 20/May/2002, p.3817.
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Transistor Molecular
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Tecnologias Emergentes
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J possvel manipulao individual de tomos. Ex.: Xe sobre cristal
de Ni (espao ente tomos ~ 1 nm) Eigler & Schweizer, Nature
1990.
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7. Concluses 1) Evoluo muito rpida 2) rea multidisciplinar.
Importncia da formao bsica 3) Enorme importncia econmica 4)
primordial a soma de esforos. No h espao para ilhas isoladas, dada
a complexidade e multidisciplinaridade.