João Pedro Desenho de PADs digitais de entrada/saída em ... · Resumo em tecnologia No presente trabalho estudou-se o desenho de PADs digitais de entrada/saída CMOS. O trabalho

Universidade de Aveiro

2009

Departamento de Electrnica

Telecomunicaes e Informtica

Joo Pedro Pires da Cruz

Desenho de PADs digitais de entrada/sada em tecnologia CMOS

Universidade de Aveiro

2009

Departamento de Electrnica

Telecomunicaes e Informtica


Desenho de PADs digitais de entrada/sada em tecnologia CMOS

Dissertao apresentada Universidade de Aveiro para cumprimento dos requisitos necessrios obteno do grau de Mestre em Engenharia Electrnica e de Telecomunicaes, realizada sob a orientao cientfica do Doutor Lus Filipe Mesquita Nero Moreira Alves, Professor Auxiliar do Departamento de Engenharia Electrnica, Telecomunicaes e Informtica da Universidade de Aveiro, e do Doutor Telmo Reis Cunha, Professor Auxiliar do Departamento de Engenharia Electrnica, Telecomunicaes e Informtica da Universidade de Aveiro

Dedico este trabalho aos meus pais e irmos pelo extraordinrio apoio.

o jri

Presidente Professor Doutor Dinis Gomes Magalhes Santos, Professor Catedrtico da Universidade de Aveiro

Doutor Pedro Nuno Mendona dos Santos, Investigador do Instituto de Telecomunicaes de Lisboa

Professor Doutor Lus Filipe Mesquita Nero Moreira Alves, Professor Auxiliar da Universidade de Aveiro

Professor Doutor Telmo Reis Cunha, Professor Auxiliar da Universidade de Aveiro

Agradecimentos

Aos meus pais Rosa Maria dos Santos Pires da Cruz e Pedro Anto da Cruz que possibilitaram com enormes sacrifcios a realizao desta caminhada acadmica sempre com um apoio incondicional. Aos meus irmos, pelos sacrifcios e pelo apoio incansvel prestado ao longo da minha vida, em especial a nossa menina de ouro Maria Rosa da Cruz por abdicar de inmeras coisas para me ajudar, permitindo que hoje pudesse estar aqui a finalizar este curso. A minha namorada Terry Monteiro que me acompanhou ao longo deste ltimo ano com um enorme companheirismo, amor e dedicao. Aos meus familiares, em especial ao meu primo Corsino Fonseca pelo apoio prestado principalmente nos primeiros anos, e ao Tury que, apesar de no sermos irmos de sangue foi um verdadeiro irmo neste pequeno tempo da nossa convivncia. Aos meus orientadores pela disponibilidade, ateno e ajuda em todas as dvidas que surgiram ao longo do trabalho. Agradeo os meus amigos que fizeram desta jornada na Universidade de Aveiro, a melhor da minha vida at ento. A Aleida, Zico, Rops, Mams, Minaus, Tetok, Bigie, Ailton, Beto, Nilton, Marley, Allass, Vany, Lidy por terem participado nesta minha caminhada e por serem amigos sempre presentes. Agradeo ainda aos SASUA pelo extraordinrio apoio e ao Instituto de Telecomunicaes pelas condies disponibilizadas para a elaborao desta dissertao. Por fim, a todos os meus colegas da Universidade de Aveiro que de alguma forma contriburam para a minha formao. A todos (incluindo aqueles que no referi), um muito obrigado.


palavras-chave

Tecnologia CMOS, PADs de entrada/sada, Tcnicas de desenho

Resumo

No presente trabalho estudou-se o desenho de PADs digitais de entrada/sada em tecnologia CMOS. O trabalho composto por uma caracterizao dos PADs digitais (suas principais caractersticas), um estudo de implementao, o desenho de uma biblioteca de PADs digitais em tecnologia CMOS e a caracterizao dos PADs desenhados. Este trabalho motivado pela necessidade de melhorar as caractersticas de transmisso digital de sinais do interior dos circuitos integrados para o exterior, e vice-versa. Deste modo, utilizada uma tecnologia CMOS de canal curto para o desenho da biblioteca de PADs digitais.

Keywords

CMOS technology, I/O PADs, design techniques

Abstract

In this work we studied the design of digital I/O PADs on CMOS technology. The work consists of a characterization of digital PADs (main features), an implementation study, the design of a library of digital PAD on CMOS technology and the characterization of PADs designed. This work is motivated by the need to improve the characteristics of digital transmission of signals within the chip to the outside, and vice versa. Thus, it is used a CMOS short channel to design a digital PADs library.

ndice/Lista de Figuras/Lista de Tabelas

Desenho de PADs digitais de I/O em tecnologia CMOS i

ndice

1. Introduo ................................................................................................ 1

1.1 Objectivos e Motivao .......................................................................................... 2

1.2 Metodologia ............................................................................................................ 3

1.3 Estrutura da Dissertao ......................................................................................... 3

2. Caracterizao dos PADs de I/O ........................................................... 5

2.1 Introduo ............................................................................................................... 5

2.2 Classificao dos PADs de Entrada/Sada (I/O) ..................................................... 6

2.3 PADs Digitais ......................................................................................................... 7

2.3.1 PADs de Entrada .............................................................................................. 7

2.3.2 PADs de Sada .................................................................................................. 9

2.3.3 PADs Bidireccionais ...................................................................................... 11

2.3.4 PADs de Alimentao .................................................................................... 12

2.4 PADs Analgicos .................................................................................................. 14

2.4.1 PADs de RF .................................................................................................... 14

2.5 Proteco Electrosttica ........................................................................................ 15

2.5.1 Circuitos bsicos de proteco electrosttica ................................................. 16

2.5.2 Modelos de teste da proteco ESD ............................................................... 21

2.6 Resumo ................................................................................................................. 22

3. Fundamentos sobre desenho de circuitos CMOS .............................. 25

3.1 Introduo ............................................................................................................. 25

3.2 O Inversor CMOS ................................................................................................. 25

3.2.1 Modelo de Desenho ........................................................................................ 28

3.2.2 Capacidade da porta do inversor .................................................................... 30

3.3 Circuitos Combinatrios CMOS ........................................................................... 34

3.3.1 O inversor equivalente ................................................................................... 36


Desenho de PADs digitais de I/O em tecnologia CMOS ii

3.4 O Buffer no inversor ........................................................................................... 38

3.5 O Buffer com dreno aberto ................................................................................... 40

3.6 O Buffer com controlo de rudo ............................................................................ 41

3.7 O Schmitt-trigger .................................................................................................. 42

3.8 O Buffer tri- state .................................................................................................. 44

3.9 Proteco electrosttica CMOS ............................................................................ 46

3.10 Resumo ............................................................................................................... 50

4. Desenho de PADs digitais ..................................................................... 51

4.1 Introduo ............................................................................................................. 51

4.2 Modelo de Desenvolvimento ................................................................................ 51

4.3 Dimensionamento do Inversor de referncia da UMC130nm .............................. 53

4.3.1 Clculo da capacidade da porta do inversor referncia .................................. 54

4.4 Dimensionamento do PAD de Entrada ................................................................. 55

4.4.1 Dimensionamento do Buffer de Entrada ........................................................ 56

4.4.2 Dimensionamento do Schmitt-trigger ............................................................ 57

4.4.3 Dimensionamento das resistncias de pull-up/pull-down .............................. 58

4.5 Dimensionamento dos PADs de Sada ................................................................. 59

4.5.1 Dimensionamento do Buffer de Sada ........................................................... 60

4.5.2 Dimensionamento do Buffer de Sada com dreno-aberto .............................. 62

4.5.3 Dimensionamento do Buffer de Sada com controlo de rudo ....................... 63

4.6 Dimensionamento dos PADs Bidireccionais ........................................................ 64

4.6.2 Dimensionamento do buffer tri-state ............................................................. 64

4.7 Dimensionamento da proteco ESD dos PADs .................................................. 65

4.8 Dimensionamento dos PADs de VDD/Massa ........................................................ 69

4.9 Resumo ................................................................................................................. 70

5. Anlise e Discusso de Resultados ....................................................... 71

5.1 Introduo ............................................................................................................. 71

5.2 Metodologia Utilizada .......................................................................................... 71

5.3 Resultados ............................................................................................................. 73

5.3.1 Estudo dos tempos de propagao dos PADs de Entrada .............................. 73


Desenho de PADs digitais de I/O em tecnologia CMOS iii

5.3.2 Estudo dos tempos de propagao dos PADs de Sada .................................. 75

5.3.3 Estudo dos tempos de propagao dos PADs Bidireccionais ........................ 80

5.3.5 Estudo comparativo dos tempos de propagao ............................................ 81

5.3.5 Potncia dissipada dos PADs ......................................................................... 82

5.4 Resumo ................................................................................................................. 84

6. Concluses .............................................................................................. 87

6.1 Linhas de Investigao futuras ............................................................................. 88

Referncias Bibliogrficas ........................................................................ 89


Desenho de PADs digitais de I/O em tecnologia CMOS iv


Desenho de PADs digitais de I/O em tecnologia CMOS v

ndice de Figuras

Figura 2.1 Diagrama de classificao dos PADs 6

Figura 2.2- Diagrama de blocos de um PAD de Entrada 8

Figura 2.3 PAD de Entrada com resistncia de pull-up/pull-down 8

Figura 2.4 PAD de Entrada Schmitt-trigger 8

Figura 2.5 PAD de Entrada Schmitt-trigger com resistncia de pull-up/pull-donw 9

Figura 2.6 - Diagrama de blocos do PAD de Sada 10

Figura 2.7 - Diagrama de blocos do PAD bidireccional 11

Figura 2.8 - Esquemtico de um PAD de VDD 13

Figura 2.9 - Esquemtico de um PAD de Massa 13

Figura 2.10 Esquemtico da Proteco ESD em CMOS com dodos 17

Figura 2.11- Esquemtico da Proteco ESD em CMOS com transstores 17

Figura 2.12 Snapback mode num transstor NMOS 18

Figura 2.13- Tcnica de gate-bouncing para o NMOS e o modelo equivalente 19

Figura 2.14- Proteco ESD com transstores e resistncia de difuso 20

Figura 2.15 - Proteco ESD em CMOS com dois andares de proteco 20

Figura 2.16 Teste HBM 21

Figura 3.1 O inversor CMOS 26

Figura 3.2 Modelo de anlise das correntes nos transstores para a) Transio

ascendente b) transio descendente da entrada 26

Figura 3.3 Modelo simplificado do inversor para entrada a) alta e baixa b) 28

Figura 3.4 Capacidades do MOSFET: vista em corte do transstor NMOS 31

Figura 3.5 Capacidades da porta para o canal do MOSFET 32

Figura 3.6 Capacidades de sobreposio da porta com as regies do dreno e da fonte

32

Figura 3.7 Constituio de um circuito combinatrio 35

Figura 3.8 Porta NOR de n entradas 36

Figura 3.9 Porta NAND de n entradas 37


Desenho de PADs digitais de I/O em tecnologia CMOS vi

Figura 3.10 - Buffer com N inversores 38

Figura 3.11 - Esquemtico tpico do Buffer no inversor com dreno aberto (NMOS) 40

Figura 3.12 - Esquemtico de um Buffer de sada com controlo de rudo 41

Figura 3.13 - VTC de um Schmitt-trigger 42

Figura 3.14 - VTC de buffer no inversor 42

Figura 3.15 CMOS Schmitt-trigger 43

Figura 3.16 Buffer tri-state 45

Figura 3.17 Proteco ESD em CMOS 46

Figura 3.18 Caracterstica I-V do dodo a)no linearizada b) linearizada 47

Figura 3.19 Comportamento I-V do NMOS com a base ligada a massa 48

Figura 4.1 Utilizao do CADENCE como ferramenta de desenvolvimento 52

Figura 4.2 - Inversor CMOS INV1X da tecnologia UMC130nm (Inversor de referncia)

53

Figura 4.3 - Esquemtico do PAD de entrada 55

Figura 4.4 - Buffer de entrada do PAD de entrada PE 57

Figura 4.5 Schmitt-trigger no inversora 58

Figura 4.6 Resistncias implementadas com resistncias a) pull-up b) pull-down 59

Figura 4.7 - Esquemtico tpico do PAD de Sada 60

Figura 4.8 Buffer de sada implementado para o PAD de sada PS1X 61

Figura 4.9 Buffer com dreno-aberto implementado para o PAD de sada PSDAU1X 62

Figura 4.10 Buffer com controlo de rudo implementado para o PAD de Sada

PSCR1X 63

Figura 4.11 Esquemtico do buffer tri-state 65

Figura 4.12 Caracterstica I-V do dodo ESD_DION com W=600nm e L=10m 66

Figura 4.13 - Teste de do efeito na sada da proteco ESD de vrios valores de

resistncias R3 67

Figura 4.14 Teste da corrente suportada pelos transstores de proteco ESD 68

Figura 5.1 Mtodo de determinao dos tempos de propagao 72

Figura 5.2 Atraso de propagao e transio ascendente dos PADs de Entrada 73

Figura 5.3 Desequilbrio dos tempos de propagao dos PADs de entrada 74


Desenho de PADs digitais de I/O em tecnologia CMOS vii

Figura 5.4 Atraso de propagao ascendente dos PADs de sada com buffer no

inversor 75

Figura 5.5 Desequilbrio dos tempos de propagao dos PADs de sada 76

Figura 5.6 Tempos de propagao dos PADs de Sada com e sem controlo do rudo 77

Figura 5.7 - Variao do tempo de propagao com a resistncia 78

Figura 5.8 Variao de VOH e VOL com a resistncia 79

Figura 5.9 Tempos de atraso dos PADs bidireccionais no sentido da sada 80

Figura 5.10 - Desequilbrio dos tempos de propagao dos PADs bidireccionais 81

Figura 5.11 Diferena entre os tempos de propagao dos PADs bidireccionais e de

sada 82

Figura 5.12 Potncia dissipada pelos PADs de entrada 83

Figura 5.13 - Potncia dissipada pelos PADs de sada 83

Figura 5.14 Potncia dissipada pelos PADs bidireccionais 84


Desenho de PADs digitais de I/O em tecnologia CMOS viii


Desenho de PADs digitais de I/O em tecnologia CMOS ix

ndice de Tabelas

Tabela 2-1 Tabela de verdade de um PAD bidireccional 11

Tabela 2-2 Classificao da proteco ESD de circuitos integrados de acordo com o

HBM 22

Tabela 3-1 Resumo das capacidades do MOSFET dependente da regio de

funcionamento 33

Tabela 3-2 Tabela de verdade do buffer tri-state 44

Tabela 3-3 Tabela da variao dos parmetros Vt1, It1, Vt2, It1 com o aumento de W e

L 48

Tabela 4-1 Valores ptimo para vrios inversores de dimenses diferentes 54

Tabela 4-2 Variveis utilizadas no clculo de CG e o respectivo calculo 54

Tabela 4-3 Valores de tp em funo de N e 56

Tabela 4-4 Dimenses dos transstores NMOS do schmitt trigger 58

Tabela 4-5 Dimenses dos transstores PMOS do schmitt trigger 58

Tabela 4-6 Capacidade Cload, e as dimenses dos transstores para diferentes valores

de fan-out 61

Tabela 4-7 Valores de VD, W e L dos transistores de proteco para varios valors de

VDC 58


Desenho de PADs digitais de I/O em tecnologia CMOS x


Desenho de PADs digitais de I/O em tecnologia CMOS xi

Lista de Acrnimos

CMOS Complementary Metal-Oxide Semiconductor

VLSI Very Large Scale Integration

ADE Analog Design Environment

RFID Radio Frequency IDentification

ESD ElectroStatic Discharge

EOS Electrical OverStress

UMC United Microelectronics Corporation

CAD Computer-Aided Design

DRC Design Rule Check

LVS Layout Versus Schematic

MOS Metal-Oxide Semiconductor

NMOS N-type Metal-Oxide Semiconductor

PMOS P-type Metal-Oxide Semiconductor

MOSFET Metal-Oxide Semiconductor Field-Effect Transistor

PDN Pull-Down Network

PUN Pull-Up Network

RCX Resistance/Capacitance and Inductance Extraction

VTC Voltage Transfer Characteristic

IC Integrated Circuit

RAM Random Access Memory

BJT Bipolar Junction Transistor

HBM Human-Body Model


Desenho de PADs digitais de I/O em tecnologia CMOS xii


Desenho de PADs digitais de I/O em tecnologia CMOS xiii

Lista de Smbolos

razo de desenho

CDB capacidade dreno-substrato

CG capacidade intrnseca da porta

CGB capacidade porta-substrato

CGD capacidade porta-dreno

CGS capacidade porta-fonte

CGDO capacidade de sobreposio porta-dreno

CGSO capacidade de sobreposio porta-fonte

Cload capacidade de carga

Cox capacidade porta-substrato por unidade de rea

desequilbrio entre os tempos de propagao

iD,n corrente de dreno do NMOS

iD,p corrente de dreno do PMOS

k parmetro de transcondutncia

k transcondutncia do MOSFET

L comprimento do canal de um transstor

Leff comprimento efectivo do canal de um transstor

ReqN resistncia equivalente do transstor de tipo N

ReqP resistncia equivalente do transstor de tipo P

tox espessura do oxido da porta (oxido fino)

ox permitividade do xido

tp tempo (atraso) de propagao

tpHL tempo de propagao high-to-low


Desenho de PADs digitais de I/O em tecnologia CMOS xiv

tpLH tempo de propagao low-to-high

VDD tenso de alimentao positiva

Vin tenso de entrada

VM tenso de comutao do inversor

Vout tenso de sada

VTH tenso de limiar

W largura do canal de um transstor

Xd difuso lateral

Z Alta impedncia

Captulo 1 Introduo

Desenho de PADs digitais de I/O em tecnologia CMOS 1

Captulo 1

Introduo

Os circuitos integrados constituem actualmente uma fora revolucionria da

vida, uma vez que os equipamentos electrnicos de informao e de comunicao fazem

parte do quotidiano das pessoas.

Em 1958 Jack Kilby da Texas Instruments, e Robert Noyce da Fairchild

Semicondutor desenvolveram em separado o primeiro circuito integrado. Jack Kilby foi

o primeiro a apresentar um circuito integrado onde, numa nica pastilha, conseguiu

juntar resistncias, capacidades e transstores formando um oscilador. Meses depois foi

a vez de Robert Noyce apresentar o seu circuito integrado sendo o material

semicondutor utilizado o silcio [1], [2]. A utilizao do silcio proporcionou o

aparecimento do conceito CMOS essencial na evoluo das aplicaes VLSI, que foi

apresentado por Frank Wanlass da Fairchild em 1963. O desenvolvimento dos circuitos

integrados evoluiu desde ento de acordo com as previses de Gordon Moore. Gordon

Moore vaticinava, em 1965, que a capacidade de integrao num s chip duplicaria a

cada dois anos [3]. Essa previso tem-se mantido, apesar de alguns ajustes, fazendo com

que na actualidade o nvel de integrao seja muitssimo elevado. Os avanos

tecnolgicos permitiram o desenvolvimento de circuitos integrados de grande

integrao com frequncia elevada e potncia dissipada baixa.

As tecnologias actuais de circuitos integrados possibilitam a integrao de mais

transstores com tamanhos reduzidos e maiores velocidades de processamento. No

entanto a diminuio das dimenses mnimas das tecnologias para valores cada vez

menores dentro dos chips faz com que a diferena entre a velocidade de processamento

interno do circuito integrado e a velocidade de comunicao com o exterior seja maior,

limitando assim a velocidade global dos dispositivos. A necessidade de circuitos com

capacidade para atenuar essa diferena (aumentando a velocidade da comunicao com

Captulo 1 Introduo


o exterior) tem elevada importncia no desenho de circuitos integrados, levando a

criao dos circuitos denominados de PADs de I/O.

Os PADs de I/O so circuitos electrnicos perifricos utilizados para

comunicao entre um circuito integrado (IC) e o exterior. Estes circuitos assumem um

papel cada vez mais importante no mundo dos circuitos integrados pelo facto de se

pretender velocidades de transferncia de informao cada vez maiores.

1.1 Objectivos e Motivao

A necessidade do estudo dos PADs de I/O digitais deriva da busca constante por

frequncias de funcionamento dos circuitos digitais cada vez mais elevadas, com

potncias dissipadas gradualmente mais baixas.

As tecnologias CMOS actuais apresentam transstores de canal muito curto que

permitem velocidades de processamento muito rpidas no interior dos circuitos

integrados, pelo que necessrio aproveitar essa valncia interna e extrapol-la para a

comunicao entre o interior e o exterior.

O objectivo desta dissertao consiste no estudo e na construo de uma

biblioteca de PADs digitais utilizando o design kit 130nm da UMC com uma tenso de

alimentao de 1.2V. Pretende-se minimizar os efeitos causados na velocidade de

processamento devido s cargas externas normalmente de valor elevado. Ambiciona-se

que os componentes da biblioteca apresentem baixos valores de potncia dissipada e de

rea ocupada.

Captulo 1 Introduo


1.2 Metodologia

A biblioteca de componentes foi desenvolvida utilizando o design kit 130nm da

UMC, ao abrigo do protocolo entre a Universidade de Aveiro e o Europractice1.

O trabalho desenvolvido em vrias fases. efectuada uma classificao dos

PADs, e a identificao dos vrios blocos que os constituem. Estuda-se a construo

destes blocos em tecnologia CMOS e faz-se o seu projecto e dimensionamento. No

desenho dos PADs utiliza-se o ambiente integrado do Cadence DFII tambm ele

fornecido pela Europractise configurado com o design kit acima mencionado. A sua

simulao concretizada no Cadence, utilizando o simulador Spectre e a sua interface

com o utilizador Analog Design Environment (ADE).

1.3 Estrutura da Dissertao

Esta dissertao encontra-se organizada em seis captulos. No primeiro captulo faz-

se uma breve introduo histrica sobre os circuitos digitais e sobre a tecnologia

CMOS. Apresenta-se ainda a necessidade do estudo e da utilizao dos PADs. Para

finalizar so referidos os objectivos e as motivaes, bem como a metodologia utilizada.

O captulo 2 descreve-se a classificao dos vrios PADs existentes com especial

ateno aos PADs digitais. So apresentados os diagramas de blocos dos diferentes

PADs digitais, o seu princpio bsico de funcionamento. So tambm abordadas as

aplicaes dos PADs analgicos em especial dos PADs de RF. Por fim, feita uma

anlise sobre conceitos bsicos de proteco electrosttica de circuitos integrados.

O conceito chave do captulo 3 tecnologia CMOS. Neste captulo analisada a

implementao dos vrios blocos que compem os PADs digitais em tecnologia CMOS.

Inicialmente analisa-se o inversor esttico e o seu mtodo de desenho clssico. De

seguida o estudo sobre a implementao dos buffers de entrada, de sada, tri-state e

1 Europractice o Europractice oferece condies especiais as universidades e aos institutos de

investigao europeus, disponibilizando, atravs de um acordo estabelecido com a Comisso Europeia,

design kits para uso acadmico, o acesso a ferramentas de CAD e descontos no fabrico de prottipos.

Captulo 1 Introduo


schmitt-trigger correspondentes aos vrios blocos constituintes dos PADs. O estudo do

mtodo de implementao da proteco electrosttica finaliza o captulo.

No captulo 4 faz-se o projecto e dimensionamento dos PADs que constituem a

biblioteca de componentes. So tomadas vrias decises de acordo com a discusso

sobre circuitos, apresentada no captulo 3.

A apresentao e anlise dos resultados obtidos so efectuadas no captulo 5. Faz-se

uma anlise das caractersticas mais importantes dos vrios PADs, dando especial

ateno aos atrasos de propagao.

Por fim, feito um resumo desta dissertao, apresentando-se as concluses mais

importantes retiradas do trabalho desenvolvido. Faz-se referncia contribuio deste

trabalho para o tema em questo e apresenta-se algumas linhas de investigao futuras

de modo a dar continuidade ao estudo efectuado.

Captulo 2 Caracterizao dos PADs de I/0


Captulo 2

Caracterizao dos PADs de I/O

2.1 Introduo

O desenvolvimento da indstria dos circuitos integrados fez com que se

verificasse um aumento significativo da velocidade de processamento dos circuitos em

tecnologia CMOS. A utilizao de tenses de alimentao cada vez menores motivou o

aparecimento dos PADs de I/O (entrada/sada), cada vez mais complexos visando

melhorar a comunicao entre o circuito integrado e o exterior.

Tais circuitos so utilizados em todos os circuitos integrados. As suas

caractersticas variam de acordo com o seu objectivo de utilizao. Deste modo, neste

captulo, optou-se em primeiro lugar por qualific-los em termos globais de diagrama de

blocos, explorando o seu princpio bsico de funcionamento. Sero abordadas, ainda

neste captulo, as caractersticas especficas normalmente utilizadas em alguns destes

circuitos, que passam por: i) utilizao de sadas com dreno-aberto; ii) controlo do

tempo de transio; iii) utilizao de circuitos schmitt-trigger; iv) utilizao de buffers

tri-state.

Para finalizar o captulo, abordar-se- a questo da proteco electrosttica que

est sempre associada aos circuitos de entrada/sada. As avarias provocadas por

descargas electrostticas representam uma parte significativa de todas as avarias em

circuitos integrados. Sendo os PADs de I/O circuitos que comunicam com o exterior,

esto sujeitos a descargas electrostticas pelo que devem incluir mecanismos de

proteco eficaz a esse tipo de problemas. So apresentadas as diversas solues

utilizadas para o desenho de circuitos de proteco electrosttica nos circuitos

integrados e os testes utilizados para aferir do desempenho dos mesmos.



2.2 Classificao dos PADs de Entrada/Sada (I/O)

A complexidade dos PADs de I/O pode variar desde uma simples placa metlica

chamada de bonding PAD, aos circuitos complexos utilizados em portas de

entrada/sada. Actualmente os PADs so especficos, no entanto podem ser classificados

em duas categorias principais quanto ao tipo de aplicaes:

PADs Digitais

PADs Analgicos

Na figura seguinte representa-se um diagrama de onde possvel verificar os

vrios PADs existentes.

PADs

Digitais Analgicos

Sada

(PS)

Entrada

(PE)

Bidireccionais

(PB) Alimentao

Schmitt

trigger

(PEST)

Com

pull-up

/

pull-down

(PEU/PED)

Buffer com

Dreno-

Aberto

NMOS/PMOS

(PSDAD

/

PSDAU)

Com

controlo

de rudo

(PSCR)

MassaVDD

Aplicaes

banda largaRF

Schmitt

trigger

(PBST)

Com

pull-up

/

pull-down

(PESTU

/

PESTD)

Com

pull-up

/

pull-down

(PBU/PBD)

Com

pull-up

/

pull-down

(PBSTU

/

PBSTD)

Figura 2.1 Diagrama de classificao dos PADs

Nos PADs digitais da figura 2.1 so apresentadas as abreviaturas utilizadas para

os referir ao longo desta dissertao.



2.3 PADs Digitais

A tecnologia CMOS detm o monoplio do mundo de circuitos integrados

digitais, essencialmente pelo facto de permitir elevadas taxas de integrao, potncia

dissipada menor e velocidade de processamento elevada. O nvel de integrao nesta

tecnologia tem vindo a aumentar vertiginosamente chegando-se a integrar dezenas a

centenas de milhes de transstores em circuitos integrados digitais. A sua utilizao

vasta, por exemplo em microprocessadores, micro controladores, memrias RAM e

muitas outras aplicaes digitais. As suas principais vantagens so o custo reduzido,

desempenho e fiabilidade [4]. Os PADs digitais so utilizados para fazer a ligao do

circuito integrado com o exterior, fornecendo a proteco necessria contra eventos

ESD e a adequao dos sinais de entrada/sada aos valores pretendidos como por

exemplo, a capacidade de carregar uma capacidade de sada elevada num tempo

aceitvel. Deste modo, os PADs digitais podem ser divididos nas seguintes categorias:

PADs de Entrada

PADs de Sada

PADs Bidireccionais

PADs de Alimentao

Nas seces seguintes descrevem-se as principais caractersticas destes circuitos.

2.3.1 PADs de Entrada

O PAD de entrada essencialmente um circuito de entrada que recebe um sinal

e que na sua sada apresenta uma rplica do sinal recebido com nveis de tenso

adaptados. O PAD de entrada tem a funo de circuito de entrada de sinais no circuito

integrado e de proteco do mesmo. Nesta seco apresentado um diagrama de blocos

bsico sobre a constituio do PAD de Entrada. Faz-se tambm uma anlise de alguns

circuitos derivados do circuito bsico com maior interesse e utilizao.



O diagrama de blocos representativo de um PAD de entrada apresentado na figura 2.2.

Bonding PAD Proteco ESD BufferExterior

ao CI

Interior

ao CI

Figura 2.2- Diagrama de blocos de um PAD de Entrada

O circuito constitudo pela placa metlica (bonding PAD) seguido da proteco

electrosttica (proteco ESD) e de um buffer de entrada.

Nestes circuitos o bloco de proteco electrosttica desempenha um papel

essencial. Sendo circuitos de entrada necessrio proteger o resto do circuito, limitando

as tenses de entrada para valores normais. Deste modo efectuada na parte final do

captulo uma anlise detalhada sobre as vrias formas de execuo do bloco de

proteco ESD.

O buffer normalmente constitudo por dois inversores que fazem a adaptao

do sinal de entrada aos nveis utilizados na tecnologia em questo.

O diagrama de blocos da figura 2.2 representa o PAD de entrada na sua forma

mais bsica. Contudo, h PADs de entrada em que no circuito (entre a proteco ESD e

o buffer) introduzido um bloco com resistncias de pull-up ou resistncias de pull-

down e /ou um Schmitt-trigger como ilustrado nas figuras 2.3, 2.4 e 2.5.

Exterior

ao CI

Bonding

PAD

Proteco

ESDBuffer

Interior

ao CI

Resistncia de

Pull up

/

Pull down

Figura 2.3 PAD de Entrada com resistncia de pull-up/pull-down

Bonding

PAD

Proteco

ESDSchmitt Trigger

Exterior

ao CI BufferInterior

ao CI

Figura 2.4 PAD de Entrada Schmitt-trigger



Exterior

ao CI

Bonding

PAD

Proteco

ESD

Schmitt

Trigger

Resistncia de

Pull up

/

Pull down

BufferInterior

ao CI

Figura 2.5 PAD de Entrada Schmitt-trigger com resistncia de pull-up/pull-donw

Utilizam-se as resistncias de pull-up ou pull-down quando se pretende polarizar

o circuito forando um valor sada do PAD de entrada quando o mesmo se encontra

aberto. Quando se faz pull-up fora-se o valor VDD (valor lgico 1) e pull-down fora-se

o valor GND (valor lgico 0). uma soluo utilizada por exemplo em micro

controladores. Por questes prticas faz-se o pull-up/pull-down do circuito utilizando

transstores.

O Schmitt-trigger um circuito comparador com realimentao positiva com um

efeito regenerativo. Por vezes o sinal de entrada pode ter adquirido rudo prejudicial aos

circuitos seguintes, como por exemplo tempos de subida/descida lentos. Nestes casos

necessrio utilizar um Schmitt-trigger para regenerar o sinal [5]. No captulo seguinte

efectuada uma anlise detalhada sobre o funcionamento destes circuitos.

Nesta classe de dispositivos existem ainda os PADs de entrada para sinais de

clock utilizados quando se pretende introduzir num chip sinais de relgio (clock). Este

tipo de sinais requer especial cuidado porque necessrio minimizar o efeito dos atrasos

do sinal e tambm das suas transies, ou seja, os tempos de subida e de descida do

sinal a sada devero ser aproximadamente iguais. importante equilibrar estes tempos

para no se perder a integridade do sinal.

2.3.2 PADs de Sada

Os PADs de Sada so circuitos de sada do circuito integrado cuja funo

adaptar os sinais internos s condies no exterior, preservando as suas caractersticas

essenciais. Essencialmente, pretende-se que tais circuitos tenham tempos de propagao

adequados na presena de cargas capacitivas normalmente elevadas. O diagrama de

blocos de um PAD de sada apresentado na figura 2.6.



BufferProteco

ESD

Bonding

PADInterior

ao CIExterior

ao CI

Figura 2.6 - Diagrama de blocos do PAD de Sada

Da figura possvel verificar que o PAD de Sada constitudo por um buffer de

sada, seguido da proteco electrosttica e do bonding PAD. O buffer tem a funo de

adequar os tempos de subida e descida do sinal a ser fornecido sada. A proteco

ESD como referido anteriormente tem a funo de proteger o circuito contra descargas

electrostticas.

Os PADs de Sada existentes no mercado tm a capacidade para atacar cargas na

ordem das poucas dezenas de pico-Farads com tempos de propagao na ordem dos

nano-segundos. Os buffers que os constituem so constitudos normalmente por quatro

inversores, cada um com dimenses maiores que o anterior aumentando assim o dbito

de corrente na sada sem que a velocidade do dispositivo seja consideravelmente

afectada. A carga que cada buffer pode carregar com tempos aceitveis controlada

atravs das dimenses dos transstores que compem os inversores. O aumento das

dimenses dos transstores que compem o buffer permite fornecer uma corrente maior

sada e consequentemente aumentar o valor da carga que se pode carregar/descarregar.

Os tempos de subida e descida do buffer e a potncia dissipada aumentam com o valor

da carga que se pretende colocar na sada e com a frequncia. Normalmente o transstor

que liga ao bounding PAD largo pelo que o circuito requer anis de guarda2 para

proteger de latchup3. Os transstores em causa so feitos com vrios transstores em

paralelo.

Existem PADs de Sada em que o buffer substitudo por um buffer tri-state ou

por um buffer dreno-aberto. Isto motivado pela especificidade de algumas aplicaes.

O controlo do tempo de transio do sinal de sada outra caracterstica normalmente

utilizada em alguns PADs de Sada.

2 Anis de guarda- anel utilizado a volta de partes crticas de circuitos integrados para os isolar.

3 Latch up Fenmeno de conduo de correntes elevadas que destroem o chip.



2.3.3 PADs Bidireccionais

Os PADs bidireccionais so circuitos de entrada/sada que permitem o

funcionamento como entrada ou sada. Esses circuitos possuem dois blocos, um de

entrada e outro de sada, accionados de acordo com um sinal de seleco. Deste modo

utilizado um buffer tri-state para permitir fazer a seleco. O diagrama de blocos

apresentado na figura 2.7.

Proteco

ESD

Bounding

PADInterior

ao CI

Exterior

ao CI

Buffer

Buffer

Tri-state

EN

A

Y

Figura 2.7 - Diagrama de blocos do PAD bidireccional

O circuito composto pelo buffer tri-state, o buffer de entrada e pela proteco

ESD caracterstica dos PADs. O sinal de seleco, EN, determina o funcionamento do

circuito como se apresenta na seguinte tabela de verdade:

EN A Bonding PAD Y Funcionamento

0 0 0 X Output PAD

0 1 1 X Output PAD

1 X 1 1 Input PAD

1 X 0 0 Input PAD Tabela 2-1 - Tabela de verdade de um PAD bidireccional

Da tabela 2-1 verifica-se que o sinal de seleco impe uma transmisso do sinal

ou do ponto A para o bonding PAD (PAD de sada), ou do bonding PAD para o ponto Y

(PAD de entrada).

Existem aqui variaes ao diagrama de blocos da mesma forma que nos PADs

de Entrada e de Sada pelo que os PADs bidireccionais podem ser complexos e englobar



as vrias caractersticas de entrada/sada pretendidas. Pode-se fazer o controlo dos

tempos de transio atravs do buffer de sada, introduzir resistncias de pull-up/pull-

down e Schmitt-trigger no buffer de entrada.

2.3.4 PADs de Alimentao

Os PADs de alimentao tm uma funo muito especfica nos circuitos

integrados que consiste no fornecimento de linhas de alimentao, e da proteco dessas

mesmas linhas para casos em que as alimentaes do circuito sejam inadvertidamente

trocadas. Nesta seco apresentado um esquemtico geral de um PAD de VDD e de um

PAD de massa. A necessidade da utilizao de vrias linhas de alimentao nos

circuitos integrados prende-se com o facto de diferentes tipos de circuitos presentes no

circuito integrado precisarem de correntes diferentes. Deste modo os PADs de

alimentao dividem-se em trs categorias. Existem PADs de core logic, PADs de

buffers de sada e PADs de clulas perifricas).

No circuito da figura 2.8 apresentado o esquemtico de um PAD de VDD que

poder ser utilizado em circuitos integrados de core logic, buffers de sada e clulas

perifricas. Deste circuito possvel obter quatro linhas de alimentao podendo assim

alimentar os vrios tipos de circuitos acima descritos. Os dodos utilizados no circuito

tm a finalidade de proteco dos circuitos alimentados pelo PAD.

Quando se faz a correcta utilizao das alimentaes do circuito integrado (VDD

ligado ao bonding PAD), os dodos encontram-se inversamente polarizados e no

conduzem, pelo que no interferem o funcionamento normal do circuito. Quando as

alimentaes so trocadas (VDD no lugar de GND e vice-versa) os dodos ficaro

directamente polarizados e conduziro para o bonding PAD, protegendo assim as linhas

de alimentao.



GND

VDD3r1

VDD3r2

VDD3o

VDD3r

R

R

R

R

D1 D2 D3 D4 D5 D6

Bonding

PAD

Figura 2.8 - Esquemtico de um PAD de VDD

No circuito da figura 2.9 apresentado um PAD de Massa cujo comportamento

idntico ao PAD de VDD, isto , quando as alimentaes so trocadas os dodos fazem

a proteco das linhas de massa ao entrarem em conduo.

VDD3o

R R

GND3oGND3r

D1 D2 D3 D4

Bonding

PAD

Figura 2.9 - Esquemtico de um PAD de Massa



2.4 PADs Analgicos

A tecnologia CMOS, desde algum tempo tem vindo a permitir aumentar cada

vez mais a velocidade da transferncia de informao essencialmente orientada para

aplicaes digitais. No entanto avanos da tecnologia levaram ao maior

desenvolvimento de tcnicas que pudessem ajudar na implementao de dispositivos

analgicos em CMOS, em particular dispositivos de rdio frequncia que permitiram a

implementao de sistemas de grande integrao como o bluetooth e aplicaes de

banda larga (broadband) [6].

Os PADs analgicos em tecnologia CMOS aparecem integrados nos

amplificadores operacionais, conversores de dados, osciladores, sensores, entre outros.

Fazem a ligao entre os sinais do mundo exterior com o circuito integrado e vice-versa,

fazendo com que o sinal adquirido ou a ser transmitido tenha as condies pretendidas.

Outra das funes dos PADs a proteco do circuito integrado de descargas

electromagnticas. Existem actualmente PADs de entrada/sada e de alimentao

aplicados aos equipamentos analgicos e analgicos/digitais. Os mesmos encontram-se

associados a circuitos de aquisio e tratamento de sinais analgicos e cada vez mais a

equipamentos essenciais em aplicaes de elevada integrao em RF e de banda larga.

2.4.1 PADs de RF

As aplicaes de RF tm vindo a sofrer uma enorme evoluo, levando a que os

sistemas sem fios ganhem um protagonismo cada vez maior. A adaptao cada vez mais

conseguida da tecnologia CMOS para circuitos analgicos permitiu o aparecimento de

sistemas RF de grande integrao de entre os quais se destaca os sistemas RFID (Radio

Frequency IDentification), bluetooth, Wi-Fi, ZigBee. Os PADs de RF so componentes

de grande importncia nos circuitos integrados utilizados neste tipo de tecnologias uma

vez que possibilitam uma adaptao das impedncias de entrada e de sada e a

diminuio das capacidades parasitas e proteco de eventos ESD. Deste modo, o



circuito integrado ter um melhor desempenho s altas frequncias e menor

susceptibilidade as avarias provocadas pela ocorrncia de eventos ESD. Os PADs de RF

so constitudos por elementos passivos exceptuando a proteco contra descargas

electrostticas que contem elementos activos.

2.5 Proteco Electrosttica

Ao longo deste captulo, falou-se sobre proteco ESD e a sua importncia na

indstria de circuitos integrados. Essa proteco essencial e transversal a todos os

circuitos de ligao perifrica. Nesta seco faz-se um apanhado geral sobre a

necessidade da utilizao da proteco electrosttica e sobre os circuitos utilizados para

o fazer, bem como os testes normalmente efectuados para que se possa verificar a sua

eficcia.

Na indstria de circuitos integrados as avarias derivadas da descarga

electrosttica (ESD) e sobrecarga elctrica (Electrical OverStress - EOS) representam

de entre 30% a 50% da totalidade das avarias. No entanto, as avarias devido s

descargas electrostticas so muito mais significativas em comparao com a

sobrecarga elctrica e outras causas de avarias, devido ao facto dos componentes actuais

se apresentarem com dimenses reduzidas, sendo assim mais vulnerveis.

A sobrecarga elctrica (EOS) definida como um dano sofrido por um

componente quando se excede os valores mximos previstos para o seu normal

funcionamento. Resulta de descargas electrostticas, pulsos electromagnticos,

relmpagos, ou da inverso dos pinos de alimentao positiva e negativa. Os danos

causados por sobrecarga elctrica nos circuitos integrados so geralmente graves,

dependendo da durao da sobrecarga que se situa entre 1ns a 1ms ou mais [7].

Quando a sobrecarga elctrica tem uma durao menor que 100ns chamada de

descarga electrosttica (ESD) e quando maior chamada de sobrecarga elctrica (EOS)

A descarga electrosttica no mais do que uma sobrecarga elctrica de durao

mxima de 100ns.

As correntes normalmente elevadas na ocorrncia de um evento ESD tem

tendncia a ser conduzidas para pontos do circuito relativamente subtis com espessura



inferior a 10m. Existem dois perigos principais decorrentes do esforo devido ESD.

Em primeiro lugar o perigo da avaria dielctrica do xido da porta devido alta tenso

vista durante a ocorrncia do evento ESD. Dada a utilizao em circuitos CMOS de

transstores cada vez mais pequenos, um esforo de aproximadamente 8V suficiente

para danificar o xido da porta de um transstor pelo facto da fora dielctrica do xido

de silcio ser de 8x106

V/cm e da espessura do mesmo ser da ordem dos 10nm [7].

O segundo perigo da ocorrncia de um evento ESD o dano causado pelo

aquecimento dos materiais condutores que poder levar fundio dos mesmos. A

consequncia em geral a danificao do circuito, uma vez que quando uma corrente

elevada suficientemente localizada numa rea de campo elctrico elevado, existir um

aumento da temperatura que poder dar um lugar a um fenmeno denominado de

second breakdown. Tal fenmeno iniciado quando atingida uma temperatura na

juno dreno-porta (corrente elevada implica um aumento da temperatura), em que a

carga deslocada devido ao efeito trmico igual a densidade da dopagem do lado de

maior resistividade da juno. Desta forma, forma-se uma regio condutora onde a

maior parte da corrente flui atravs do transstor.

2.5.1 Circuitos bsicos de proteco electrosttica

Os circuitos de proteco ESD tm duas finalidades essenciais: o fornecimento

de um caminho alternativo por onde a corrente elevada devido ocorrncia de uma ESD

possa circular sem que o circuito integrado seja danificado; a proteco do xido de

silcio das portas dos transstores. Desta forma, nesta seco so apresentados alguns

dos circuitos mais simples utilizados para fazer a proteco contra este tipo de avarias.

A figura 2.10 apresenta a soluo que serve de base utilizando dodos. Quando o

circuito ligado, o dodo D1 ir conduzir para qualquer valor de entrada superior a

VDD+Vd sendo Vd a queda de tenso directa do dodo, o dodo D2 conduzir para

qualquer valor inferior a -Vd. Tal estrutura possibilita a limitao da tenso mxima

sada do circuito para valores compreendidos entre Vd e VDD+Vd. No entanto o valor

mximo (no caso de um pico ESD positivo) em que esse circuito limita as tenses a tais

valores encontra-se limitado pela tenso mxima inversa suportada pelos dodos.



VDD

D1

Input Output

GND

D2

D1

D2

Bonding

PAD

Bonding

PAD

Figura 2.10 Esquemtico da Proteco ESD em CMOS com dodos

No circuito da figura 2.11 apresentada uma soluo em que os dodos D1 e D2

so substitudos por transstores M1 e M2 respectivamente. Nestes transstores a juno

dreno-substrato dos mesmos tem a funo dos dodos da figura 2.11. Desta forma, o

princpio de funcionamento dos dois circuitos semelhante. Neste caso a sada

protegida pelos transstores de sada. A grande diferena prende-se com o facto da

existncia de capacidades parasitas nos transstores. No caso da ocorrncia de um pulso

ESD positivo o transstor NMOS conduzir corrente atravs do transstor BJT parasita

(num modo chamado de snapback mode - com o dreno a fazer de colector, o substrato

de base e a fonte de emissor) e o transstor PMOS tambm conduzir porque a juno

dreno-substrato deste transstor ficar directamente polarizada. De forma anloga ser o

comportamento para um evento ESD negativo.

VDDInput Output

GND

M2

M1 M3

M4

Bonding

PAD

Bonding

PAD

Figura 2.11- Esquemtico da Proteco ESD em CMOS com transstores

Na figura 2.12 ilustram-se o transstor parasita existente num transstor NMOS

fabricado em tecnologia CMOS e a sua caracterstica I-V, quando este se encontra



ligado para funcionar como dodo e na presena de um evento ESD. Durante a operao

normal o transstor est cortado. Na ocorrncia de um evento ESD positivo, aparecer

no dreno do transstor NMOS um campo elctrico de valor elevado atravs da juno

inversa dreno-substrato, provocando a sua ruptura e dando origem corrente Igen que

flui do dreno para o substrato. Esta condio demonstrada na figura 2.12b) pelo ponto

(Vt1,It1). O sufixo t1 representa o tempo necessrio para atingir esse ponto, que

dependente da tenso e do tempo de subida do sinal da descarga electrosttica. Neste

ponto verifica-se uma queda de tenso atravs da resistncia de substrato, Rsub, e

aumenta a tenso base-emissor (VBE) do BJT. Quando o valor de VBE atinge 0,7V o

transstor parasita comea a conduzir. Atinge-se o ponto Vh,Ih onde o processo de

avalanche de cargas atravs do BJT parasita inicia-se (corrente Ib). Nesta fase, a

corrente aumenta com um factor inversamente proporcional a resistncia dinmica do

substrato (1/Rsub) num modo de funcionamento chamado de snapback mode [8]. C

orr

en

te (

A)

Tenso (V)

(Vh, Ih)

(Vt1, It1)

(Vt2, It2)

1/Rsub

Porta

DrenoFonte

n+ n+IgenIb

IsubRsub

Substrato p

IESD

Figura 2.12 a)Snapback mode num transstor NMOS b) Caracterstica I-V do transstor NMOS

ligado como dodo e na presena de um evento ESD

O funcionamento no modo snapback no destrutivo enquanto o nvel de corrente no

atingir o ponto (Vt2,It2) da figura 2.12b), chamado de second breakdown. O sufixo t2

representa o tempo necessrio para atingir esse ponto. No entanto, o modo de proteco

predominante para correntes elevadas a conduo pelo modo snapback porque os

sinais de descarga ESD apresentam tempos muito curtos e no permitem normalmente

que se atinja o second breakdown. No ponto (Vt2,It2), a temperatura elevada devido a

elevada corrente. A partir deste ponto a resistividade aumenta devido a degradao da



mobilidade aumentando ainda mais a temperatura. O aumento da temperatura provoca o

aumento exponencial da concentrao intrnseca do material dopante atingindo

eventualmente o ponto mximo. Deste modo a resistividade atinge o ponto mximo e

diminui, aumentando a corrente a temperatura levando a destruio do componente [7],

[8].

Os dodos fabricados em tecnologia CMOS tm aproximadamente a mesma

tenso de ruptura que a juno dreno-substrato dos MOSFETs, no entanto possvel,

utilizando o mtodo gate-bouncing, para activar o MOSFET com tenses menores.

Vporta

VinVin

Vporta

Rporta

CDG

Bonding

PAD

Rp

ort

a

Figura 2.13- Tcnica de gate-bouncing para o NMOS e o modelo equivalente

O mtodo de gate-bouncing apresentado na figura 2.13 consiste na introduo de

uma resistncia entre a porta do transstor (NMOS ou PMOS) e a tenso de referncia

(negativa ou positiva). Esta tcnica permite controlar a tenso para a qual o transstor

inicia o modo snapback. Desta forma, em tecnologias de tenses baixas favorvel a

utilizao dos MOSFETs.

Substituindo os transstor M1 da figura 2.11 pelo esquema apresentado na figura

2.13 possvel activar o snapback mode no transstor a tenses menores e desta forma

efectuar uma proteco mais eficiente das portas dos transstores de entrada do circuito.

Portanto, na ocorrncia de um pulso ESD positivo a tenso transitria, Vin, acoplada

porta, Vporta, atravs da capacidade CDG existente entre o dreno e a porta. A tenso

transitria Vporta activa o transstor temporariamente fazendo com que o modo snapback

ocorra a valores mais baixos de tenso comparativamente no existncia da resistncia

[8]. Considerando Vin(t) =Vt , o valor da tenso Vporta dado por:

DGPORTA

DGPORTAPORTACR

tCVRtV exp1)(

2-1



No circuito da figura 2.14 apresentado um outro circuito de proteco que

consiste na combinao do mtodo apresentado na figura 2.11 com uma resistncia de

difuso. A resistncia de difuso faz com que a tenso nas portas dos transstores de

entrada seja menor.

VDDInput

GND

M2

M1

Rdiff

Bonding

PAD

Figura 2.14- Proteco ESD com transstores e resistncia de difuso

Por fim apresentado o circuito mais utilizado nos PADs de I/O para fazer a

proteco electrosttica que consiste numa combinao de alguns dos circuitos

anteriormente apresentados e que se encontra representado na figura 2.15. Neste circuito

possvel verificar a utilizao de dois andares de proteco.

M2

M1

VDD

VDD

VD

D

VDD

RdiffM3

M4

Bonding

PAD

Figura 2.15 - Proteco ESD em CMOS com dois andares de proteco

O primeiro feito pelos transstores M3 e M4 com dimenses reduzidas. Os

transstores bipolares parasitas prprios destes transstores entraro em conduo a



tenses menores protegendo assim o circuito posterior de pulsos ESD de curta durao.

O segundo andar (transstores M1 e M2 e resistncia Rdiff) protege o circuito de pulsos

ESD de longa durao. Os transstores M1 e M2 tero dimenses maiores fazendo com

que entrem em funcionamento em tempos superiores aos dos transstores M3 e M4.

Assim na ocorrncia de um pulso ESD de longa durao M1 e M2 encontrar-se-o em

conduo, conduzindo a maior parte da corrente do pulso ESD. Quanto resistncia de

difuso, Rdiff, esta servir para baixar a tenso aos terminais do buffer de entrada que se

seguir ao circuito de proteco e limitar a corrente [8].

2.5.2 Modelos de teste da proteco ESD

Quando se produz circuitos integrados com capacidade de proteco contra

eventos nocivos necessrio efectuar testes para aferir da sua real capacidade de

proteco. No caso dos PADs de I/O necessria a utilizao de modelos que simulam

condies reais de ocorrncia de eventos ESD. Nesta seco so apresentados os

modelos utilizados para testar os PADs na ocorrncia de descargas electrostticas.

Diferentes modelos so utilizados para testar diferentes tipos de descargas

electrostticas.

O modelo mais utilizado na indstria para se aferir da robustez de um circuito

integrado o human-body model (HBM).

KR 5.1

DCV

100pF

Proteco ESD

+-

MR 10

Figura 2.16 Teste HBM

Na figura 2.16 encontra-se representado o modelo HBM (tambm conhecido por

finger model). Este consiste em carregar um condensador de 100pF a uma tenso

elevada (250 a 8000V). Este condensador depois descarregado, atravs de uma



resistncia de 1.5K, num pino de I/O ou de alimentao de um circuito integrado

estando um outro pino do mesmo circuito conectado massa e os outros todos

desligados. O valor das resistncias e do condensador foram escolhidos para que o pulso

gerado seja idntico a uma descarga electrosttica provocada por um toque de um

humano nos pinos de um circuito integrado. O pulso gerado ter um tempo de subida de

poucos ns e de descida de cerca de 150ns. Mede-se a corrente nos pinos que no dever

exceder um valor previamente estabelecido. Se o valor for superior ao estipulado ento

o componente no aprovado no teste HBM [7] . Segundo a norma ANSI/ESD

STM5.1-2007, os circuitos so classificados em escales de proteco HBM de acordo

com a tenso do evento ESD suportada sem se danificar. Na tabela 2-2 apresentada a

classificao dos componentes segundo capacidade de proteco contra eventos ESD de

determinado valor de tenso pelo teste HBM.

2.6 Resumo

Neste captulo foi efectuada uma caracterizao dos vrios PADs de I/O

existentes. Numa primeira fase foi feita uma classificao geral de acordo com a

funcionalidade dos vrios circuitos. Existem dois grupos de PADs: PADs digitais e

PADs analgicos. De entre digitais temos os PADs de Entrada, PADs de Sada, PADs

bidireccionais e PADs de Alimentao. De seguida foram apresentados os conceitos

gerais associados aos PADs digitais. O foco deste trabalho foi a sua composio em

termos de diagramas de blocos. Posteriormente foram expostos os vrios diagramas de

blocos possveis dentro das categorias acima apresentados e as caractersticas de maior

importncia.

Classificao Tenso

0 < 250

1A de 250 at



Para finalizar o captulo efectuou-se uma anlise sobre a necessidade da

utilizao da proteco electrosttica nos PADs, bem como os circuitos normalmente

utilizados para se efectuar esse tipo de proteco. Apresentou-se ainda o teste human-

body-model (HBM) utilizado para aferir da capacidade de proteco do circuito

integrado.



Captulo 3 Fundamentos sobre desenho de circuitos CMOS


Captulo 3

Fundamentos sobre desenho de

circuitos CMOS

3.1 Introduo

Neste captulo, so apresentados os conceitos fundamentais sobre o desenho de

circuitos digitais em tecnologia CMOS. Apresenta-se uma anlise do inversor, focando

aspectos sobre o modelo de desenho e caractersticas. Segue-se uma anlise aos

circuitos combinatrios com varias entradas seguindo uma abordagem similar.

Os blocos constituintes dos vrios PADs so analisados comeando pelo buffer

de sada no inversora, passando pelo buffer com dreno aberto, o buffer com controlo

do tempo de transio, o schmitt-trigger e finalizando com o buffer tri-state. A fechar o

captulo, estuda-se o circuito CMOS de proteco ESD normalmente utilizado e as suas

caractersticas essenciais.

3.2 O Inversor CMOS

O inversor CMOS considerado um circuito fundamental no desenvolvimento

de circuitos digitais em tecnologia CMOS. O conhecimento das suas propriedades e

caractersticas de operao permite analisar outros circuitos com maior complexidade.



VDD

NMOS

PMOS

Vin Vout

CL

Figura 3.1 O inversor CMOS

O inversor CMOS esttico apresentado na figura 3.1. composto por um

transstor MOSFET (Metal-Oxide Semicondutor Field-Effect Transistor) tipo N

(NMOS) e um transstor MOSFET tipo P (PMOS) com ambas as gates ligadas entrada

e ambos os drenos ligados sada, contendo uma capacidade de carga CL. O

funcionamento do circuito bem simples: o transstor NMOS faz o pull-down da sada

do circuito quando a entrada igual ao nvel lgico 1 e o transstor PMOS faz o pull-up

quando a entrada apresenta o nvel lgico 0.

VDD

NMOS

PMOS

Vin Vout

CL

Ai pD 0,

nDi ,

VDD

NMOS

PMOS

Vin Vout

CLAi nD 0,

pDi ,

)a )b

Figura 3.2 Modelo de anlise das correntes nos transstores para a) Transio ascendente

b) transio descendente da entrada

O modelo de anlise das correntes nos transstores e na capacidade de carga

apresentado na figura 3.2 simplifica o estudo das caractersticas do inversor no domnio

do tempo. Os tempos de propagao que definem o atraso sofrido por um sinal ao

passar por uma porta lgica caracterizam a resposta transitria do dispositivo. Pode-se



estimar os tempos de propagao se considerarmos que se relacionam com os tempos de

carga e de descarga do condensador CL. A corrente que flui atravs do condensador no

domnio do tempo dada pela equao 3.1 em que pDi , e nDi , representam as correntes

de dreno dos transstores PMOS e NMOS respectivamente [9], [10].

nDpDout

Lc iidt

dVCti ,,)(

3-1

Considerando uma transio abrupta da entrada de GND para VDD (figura 3.2 a)) o

transstor NMOS fica activo, comeando a descarregar a capacidade de carga enquanto

que o PMOS se encontra cortado ( Ai pD 0, ). Deste modo o processo de descarga

descrito pela seguinte equao:

nDout

L idt

dVC ,

3-2

Caracteriza-se ento o tempo de propagao descendente tpHL da sada do inversor

relativamente a entrada ascendente. O transstor NMOS funciona na zona linear e na

saturao pelo que necessrio adicionar essas duas contribuies e integr-las. O

resultado final revela que tpHL dado por:

14

ln2

' DD

THnDD

THnDD

TtHn

THnDDn

LpHL

V

VV

VV

V

VVL

Wk

Ct

3-3

sendo CL a capacidade concentrada na sada, VDD a tenso de alimentao do circuito,

kn a transcondutncia do transstor NMOS e VTHn a sua tenso de limiar [11].

O tempo de propagao ascendente da sada tpLH estimado de forma anloga,

considerando agora o caso em que o sinal de entrada transita de VDD para GND (figura

3.2 b)). O transstor NMOS estar cortado pelo que a equao da corrente na carga :

pDout

L idt

dVC ,

3-4



Calcula-se ento atravs da integrao da equao 3.4 o tempo de propagao

ascendente da sada tpLH. A integrao feita para as regies linear e de saturao do

transstor PMOS e o seu valor dado por:

1||4

ln||

||2

||' DD

THpDD

THpDD

THp

THpDDp

LpLH

V

VV

VV

V

VVL

Wk

Ct

3-5

sendo kp a transcondutncia do transstor PMOS e VTHp a sua tenso de limiar [11].

3.2.1 Modelo de Desenho

No desenho do inversor CMOS usa-se o princpio base de equilibrar as

resistncias equivalentes dos transstores NMOS e PMOS [12]. Esta tcnica

normalmente utilizada pelos desenhadores de circuitos integrados pois aquela que

permite obter uma curva caracterstica simtrica e tempos de propagao equilibrados.

Manipulando os valores de W e de L possvel obter tal equilbrio. O desenho feito

pensando na minimizao do pior tempo de propagao.

VDD

NMOS

off

CL

VDD

CL

pDi ,

)a )b

PMOS

offeqPR

eqNR

0outV 0inVDDout VV DDin VV

nDi ,

Figura 3.3 Modelo simplificado do inversor para entrada a) alta e baixa b)

Idealmente num inversor CMOS quando um dos transstores conduz o outro

encontra-se ao corte. Desta simplificao e de acordo com a figura 3.3 possvel



verificar que para igualar as equaes 3.3 e 3.5 considerando || THpV = THnV , basta igualar

as transcondutncias dos transstores NMOS e PMOS.

Os valores das resistncias equivalentes dos transstores so inversamente

proporcionais s dimenses W e L dos transstores [9] de acordo com as equaes 3.6 e

3.7.

N

n

eqN

L

Wk

R

'

1

3-6

Pp

eqP

L

Wk

R

'

1

3-7

O parmetro 'k dependente da mobilidade dos portadores de carga e da

capacidade por unidade de rea do xido da porta do transstor, oxC , de acordo com a

equao 3-8:

oxCk '

3-8

O valor da capacidade Cox dado pela equao 3.9 em que ox e tox representam a

permitividade e espessura do xido da porta.

ox

oxox

tC

3-9

Pelo facto da mobilidade dos electres ser maior do que a das lacunas o

transstor PMOS ter de ser mais largo do que o NMOS para compensar esse factor,

permitindo desta forma obter uma razo de transcondutncias dos transstores kn/ kp

aproximadamente igual a 1. Considerando o comprimento L dos transstores fixo e

descartando o efeito da degradao da mobilidade dos portadores os valores de n e de

p so constantes para uma determinada tecnologia e pode-se compensar o desequilbrio

dos mesmos atravs dos valores de Wn e Wp. Na equao 3.10 apresentado o princpio

bsico utilizado no desenvolvimento de circuitos CMOS em que o transstor PMOS ser

vezes mais largo do que o NMOS para compensar o desequilbrio dos parmetros.



n

p

p

n

P

N

n

p

eqPeqNW

W

L

W

L

W

k

kRR

'

'

3-10

3.2.1.1 Influncia da transio da entrada e da capacidade de carga

Na seco anterior consideraram-se as transies instantneas do sinal de

entrada pelo que o transstor NMOS e o PMOS nunca se encontram simultaneamente

em funcionamento. No entanto um sinal real transita de um estado lgico para o outro

ao longo de um intervalo de tempo. Deste modo, por instantes teremos os dois

transstores em conduo levando a que exista uma dependncia dos tempos de

propagao com o tempo da transio da entrada. Os tempos de propagao de um

inversor so tambm dependentes do fan-out e da porta precedente. difcil quantificar

a influncia da transio da entrada nos tempos de propagao, no entanto existe um

modelo proposto por Hedenstierna e Jeppson [13] que postula que num inversor i

inserido numa cadeia de inversores, o tempo de propagao dado por:

1 istepi

step

i

p ttt 3-11

sendo i

stept o tempo de propagao no inversor de um degrau de entrada e um

parmetro de ajuste emprico [13].

3.2.2 Capacidade da porta do inversor

A resposta dinmica dos inversores est intimamente ligada ao conjunto de

capacidades intrnsecas dos transstores e das suas ligaes. Deste modo essencial um

conhecimento destas capacidades. Na figura 3.4 apresenta-se um transstor NMOS e as

suas capacidades constituintes.



n+ n+

p

S DG

SiO2

B

Barreira de potencial

Canal N induzido

CGSOCGB

CGS CGDCGDO

CDBCSB

Figura 3.4 Capacidades do MOSFET: vista em corte do transstor NMOS

Os tempos de propagao so ditados pelas capacidades do transstor e em

especial pela capacidade da porta.

De acordo com a figura 3.4 possvel identificar dois tipos de capacidades no

transstor. As capacidades intrnsecas (CGB, CGS, CGD, CDB, CSB) e ainda as capacidades

estruturais CGSO e CGDO (de overlap da porta). No MOSFET as capacidades da porta

existem devido a separao fsica entre a porta e o substrato e relacionam-se com a

espessura do xido debaixo da porta, tox, e com a rea da regio de difuso. A

capacidade da porta para o canal CGC dada por:

WLt

WLCCox

oxoxGC

3-12

3.2.2.1 Capacidades da porta para o canal

Na figura 3.5 so apresentadas as capacidades da porta para o canal. Estas

dependem da regio de funcionamento do transstor e da tenso aos terminais do

dispositivo pois dependem da inverso do canal.



GCC

effL

S D

G

GCCS D

G

GCCS D

G

)a Linear)bCorte )c Saturao

Figura 3.5 Capacidades da porta para o canal do MOSFET

Deste modo, para as diferentes regies de funcionamento teremos capacidades

com valores diferentes. Da figura verifica-se que no existe inverso do canal quando o

transstor se encontra ao corte pelo que a capacidade CGC surge entre a porta e o

substrato. Na regio linear existe um canal entre a fonte e o dreno, no existindo assim

capacidade CGB e por simetria a capacidade CGC estar igualmente distribuda por CGS e

CGD. Na saturao temos o canal estrangulado do lado do dreno, a simetria deixa de

existir, pelo que a capacidade CGC que aparece entre a porta e a fonte tipicamente

2/3CoxWL [14].

3.2.2.2 Capacidades de overlap

As capacidades CGDO e CGSO chamadas de capacidades de overlap so lineares

por dependerem exclusivamente da estrutura fsica do transstor. Estas capacidades

aparecem devido a sobreposio numa zona de fronteira entre a porta e o dreno e a porta

e a fonte de acordo com a figura 3.6.

effL

S D

G

nn dx

oxt

Figura 3.6 Capacidades de sobreposio da porta com as regies do dreno e da fonte

Existe uma poro xd das regies da fonte e do dreno denominada de difuso

central que se estende por debaixo do xido da porta reduzindo o comprimento efectivo

do canal, que passa a ser:



deff xLL 2 3-13

O valor da capacidade de overlap CGDO dado por [18]:

WCWxCCC odoxGSOGDO 3-14

Na tabela apresenta-se um resumo das capacidades da porta CG dos transstores

de acordo com a sua regio de operao.

Num inversor soma-se a capacidade da porta do NMOS e do PMOS pois

encontram em paralelo, de acordo com a equao 3.15

GPMOSGNMOSGINVCCC

3-15

3.2.2.3 Capacidades das junes PN

Fonte, n+

(juno

da base)

(juno lateral)

(juno lateral)CanalLs

xj

W

Substrato, P

Porta

Barreira, p+

Figura 3.7 Vista em detalhe da juno PN da fonte do MOSFET

Na figura 3.7 representa-se outra das componentes das capacidades intrnsecas

do MOSFET e que est relacionada com as regies de depleo que envolvem a fonte e

o dreno. Estas regies formam com o substrato junes PN inversamente polarizadas

Regio CGB CGS CGD CGC CG

Corte CoxWL 0 0 CoxWL CoxWL+2CoW

Linear 0 CoxWL/2 CoxWL/2 CoxWL CoxWL+2CoW

Saturao 0 (2/3)CoxWL 0 (2/3)CoxWL (2/3)CoxWL+2CoW Tabela 3-1 Resumo das capacidades do MOSFET dependente da regio de funcionamento



[15]. Estas capacidades das junes PN (fonte-substrato, CSB, e dreno-substrato, CDB)

formam-se devidas as diferentes dopagens da fonte, n+, do substrato, p, e da barreira

lateral, p+. Incluem o efeito da juno da base e da juno lateral [14]. A capacidade

total das junes PN, tambm designada por capacidade de difuso dada por:

sjswsjdiff LWCWLCC 2 3-16

em que Cj a capacidade de rea da juno da base, Ls o comprimento da juno lateral

e Cjsw a capacidade por unidade de permetro da juno lateral da regio de depleo.

As capacidades Cj e Cjsw dependem exponencialmente das tenses aplicadas a

juno por se tratar de capacidades de depleo. Genericamente a capacidade Cj dada

por:

Bm

Bjj

VCC

0

0 1 3-17

onde Cj0 a capacidade da juno sob condies de polarizao nula, VB a tenso

aplicada a juno, 0 o potencial da juno e mB o coeficiente que classifica o tipo de

juno quanto a dependncia com a tenso aplicada [14], [16].

3.3 Circuitos Combinatrios CMOS

Os circuitos de lgica combinatria CMOS so obtidos adicionando em serie

e/ou em paralelo transstores topologia do inversor. Deste modo obtm-se circuitos

com mltiplas entradas capazes de realizar mltiplas funes lgicas. Existem duas

partes distintas e complementares no circuito: uma rede composta pelos transstores tipo

N (PDN, pull-down network) e a outra composta pelos transstores tipo P (PUN, pull-

down network). Combinando essas duas redes possvel realizar funes lgicas em

que a sada uma funo de vrias entradas [17].



PUN

PDN

VDD

1In2In

NIn

NIn

1In2In

NInInInF ,...,, 21

Figura 3.8 Constituio de um circuito combinatrio

Na figura 3.8 apresentada a constituio de um circuito combinatrio. O PUN

tem a funo de fazer o pull-up da sada (ligar a sada a VDD) para todas as combinaes

de entradas em que a sada F 1. O PDN tem a funo de fazer o pull-down da sada

(ligar a sada a massa) para todas as combinaes de entrada em que a sada F 0.

Pode-se concluir que o PUN e o PDN so circuitos mutuamente exclusivos e duais entre

si. Logo um conjunto de transstores NMOS em serie no PDN corresponde a um

conjunto de transstores em paralelo no PUN e vice-versa [14]. Esta uma das regras

bsicas para a construo de circuitos combinatrios CMOS. A ligao de transstores

PMOS em paralelo realiza a funo NAND, pois existe um caminho efectivo entre a

sada e o VDD sempre que uma das entradas se encontra no nvel lgico 0. Enquanto

que a ligao em srie realiza a funo NOR, pois existe um caminho entre a sada e

VDD somente quando todas as entradas se encontram no nvel lgico 0. De forma

anloga a ligao de transstores NMOS em srie produz a funo NAND e em paralelo

a funo NOR. Deste modo possvel construir variadssimas funes partindo da

construo ou do PUN ou do PDN. Uma vez definida uma das redes, a outra a sua

dual. De salientar que os circuitos combinatrios construdos neste esquema so

circuitos de lgica negativa. Portanto, quando se pretende uma configurao em lgica

positiva necessrio introduzir um inversor na sada, como o caso das portas AND e

OR.



3.3.1 O inversor equivalente

Como j foi referido anteriormente a anlise efectuada ao inversor pode ser

estendida para circuitos mais complexos. Deste modo, possvel construir o chamado

inversor equivalente, que reflecte o comportamento da porta completa e torna mais

simples o seu estudo. Sendo assim, o dimensionamento dos transstores das portas

lgicas com vrias entradas tem por base este inversor equivalente.

A regra bsica de dimensionamento das portas lgicas de mltiplas entradas diz-

nos que se deve equilibrar as resistncias equivalentes dos piores percursos do PUN e

do PDN, fazendo com que a caracterstica de transferncia esteja o mais centrado

possvel e os tempos de propagao, no pior caso, sejam aproximadamente iguais ao do

inversor tido como referncia. Portanto, a resistncia associada ao PUN, ReqPUN , deve

ser sempre menor ou igual resistncia do PMOS do inversor de referncia. O mesmo

deve ser aplicado quanto a resistncia associada ao PDN, ReqPDN, e a resistncia do

NMOS do inversor de referncia.

Figura 3.9 Porta NOR de n entradas

Assim, no dimensionamento da porta NOR de n entradas da figura 3.9 as

equaes 3-18 e 3-19 devem ser respeitadas.

VDD

nInInInF ,...,211P

2P

nP

1N 2N nN

1In

2In

nIn

nIn2In1In



nPPP

eqPUN

L

W

L

W

L

W

L

W

1......

11

1

21

3-18

nNNNeqPDNL

W

L

W

L

W

L

W

1.........

111

21 3-19

Na figura 3.9 encontra-se representada uma porta NAND de n entradas.

Figura 3.10 Porta NAND de n entradas

Os transstores da figura 3.10 devem respeitar as equaes 3-20 e 3-21.

nNNN

eqPDN

L

W

L

W

L

W

L

W

1........

11

1

21 3-20

nPPPeqPUNL

W

L

W

L

W

L

W

1.........

111

21 3-21

VDD VDD VDD

1P 2P nP

1N

2N

nN

nInInInF ,...,21

1In 2In nIn

nIn

2In

1In



Os circuitos de topologia NAND so mais utilizados comparativamente aos

circuitos NOR [11] por apresentar melhor resposta transitria na presena do mesmo

nmero de entradas.

3.4 O Buffer no inversor

O buffer um inversor constitudo por transstores de relao (W/L) vezes

maior do que o inversor de referncia da lgica interna de acordo com a figura 3.11.

2 N1

gC dC gC dC2gC

2dC gN C d

N C loadC

Buffer

Inversor

Referencia

Figura 3.11 - Buffer com N inversores

A capacidade Cg representa a capacidade de entrada do primeiro inversor e a

capacidade Cd representa a capacidade de dreno no inversor de referncia.

O aumento das dimenses (W/L), multiplicado pelo factor , implica que a capacidade

de entrada de cada inversor maior que o anterior, multiplicado pelo factor e a

resistncia equivalente menor, dividido pelo mesmo factor . Os tempos de

propagao mantm-se por serem directamente proporcionais as resistncias

equivalentes dos transstores e suas capacidades de entrada e de sada.

Assim, se a capacidade de carga Cload considerada for igual a capacidade de entrada do

ltimo inversor da cadeia, temos ento:

loadg

N CC 1 3-22



Todos os inversores tm o mesmo tempo de propagao de acordo com a

equao 3-23:

gd

gd

ppCC

CCtt

0

3-23

em que tp o tempo de propagao de cada inversor do buffer e tp0 representa o tempo

de propagao do inversor de referencia quando ligado a um outro inversor idntico. O

tempo total de propagao da entrada at a carga dado pela equao 3-24:

gd

gd

ptotalCC

CCtNt

01 3-24

Da equao 3-25 possvel verificar a relao entre o nmero de inversores do

buffer N e o factor dado pela equao 3-24:

ln

ln

1

g

load

C

C

N 3-25

Combinando as equaes 3-24 e 3-25 obtm-se:

gd

gd

p

g

load

totalCC

CCt

C

C

t

0

ln

ln

3-26

De modo a minimizar o tempo de propagao necessrio calcular o valor

ptimo de [11]. A equao 3-26 ento derivada em ordem a , igualada a zero

obtendo a equao 3-27.

0

ln

1

ln

1

ln20

gd

g

gd

gd

g

load

p

total

CC

C

CC

CC

C

Ct

t

3-27

Resolvendo a equao 3-27 obtm-se o valor ptimo de :

g

d

C

C1ln 3-28



Se desprezarmos o valor de Cd teremos um caso especial em que = = 2.718.

No entanto se considerarmos essa capacidade o valor de ptimo ser

aproximadamente igual a 3.6 [18].

3.5 O Buffer com dreno aberto

Em certas aplicaes necessria a capacidade de configurao externa do valor

sada, pelo que nos PADs utiliza-se o buffer com dreno aberto apresentado na figura

3.12. Tal aplicao , utilizada essencialmente quando se pretende ter a capacidade de

configurao pelo utilizador, ou seja, permitir que o utilizador possa, atravs de

resistncias de pull-up/pull-down exteriores, adaptar o fan-out da porta s condies de

cargas reais.

M7

A

Buffer Dreno Aberto

Y

Figura 3.12 - Esquemtico tpico do Buffer no inversor com dreno aberto (NMOS)

Quando o transstor utilizado para se fazer o dreno aberto um transstor tipo N,

como apresentado na figura 3.12 com o transstor M7, a sada Y encontra-se em alta

impedncia quando o valor presente na entrada A do circuito equivalente ao valor

lgico 1. Para o valor de entrada equivalente ao nvel lgico 0, o valor sada do

mesmo 0. De modo anlogo se o transstor M7 do tipo P, para o valor lgico 0

presente entrada, a sada encontra-se em alta impedncia e para o valor lgico presente

entrada 1, o valor lgico presente a sada corresponde ao nvel lgico 1. O

dimensionamento dos buffers com dreno aberto efectuado de acordo com a carga que

se pretende atacar, sendo por isso da responsabilidade do utilizador final.



3.6 O Buffer com controlo de rudo

Nesta seco do trabalho apresentada uma das solues, muito frequentemente

utilizada nos PADs de sada que permite que o rudo presente das alimentaes no

aparea sada do circuito. Trata-se do buffer com controlo do rudo. O controlo do

rudo das alimentaes efectuado no buffer de sada de acordo com o circuito da

figura 3.13.

VDD3r

M6

M5

A

VDD3o

M8

M7

Y

Figura 3.13 - Esquemtico de um Buffer de sada com controlo de rudo

Da figura possvel verificar que o existem dois circuitos de pull-up / pull-down do

circuito associados sada em substituio de um inversor nico (no caso de um buffer

de sada de quatro inversores). As fontes de alimentao VDD3r e VDD3o so ligeiramente

diferentes, sendo fornecidas pelo PAD de VDD, conforme se apresentou na seco 2.3.4.

Deste modo, se uma das alimentaes apresentar oscilaes a outra corrigir o sinal. Por

exemplo, ao pretendermos colocar sada o valor VDD (valor lgico 1), os transstores

M5 e M7 conduziro fazendo o pull-up da sada. No entanto se uma das alimentaes

VDD3r ou VDD3o oscilar a outra alimentao utilizada para compensar, fazendo com que

a sada se mantenha estvel e imune ao rudo da alimentao. Quando existe um buffer

como o da figura 3.11 onde no existe o controlo do rudo, o facto de a alimentao

oscilar produz uma oscilao na sada.



A diviso do andar de sada provoca um abrandamento das transies e limita os

efeitos das harmnicas de segunda e terceira ordem presentes normalmente em circuitos

integrados com tempos de propagao reduzidos.

3.7 O Schmitt-trigger

De entre os circuitos utilizados no projecto de PADs salienta-se o Schmitt-

trigger. O Schmitt-trigger utilizado nos PADs de entrada em substituio do buffer de

entrada no inversora. Os PADs de entrada recebem sinais que dependem de outros

circuitos com condicionantes exteriores. Estes sinais podem estar afectados pelo rudo,

alm de exibirem transies lentas. Nestas condies necessria a utilizao do

circuito Sch

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João Pedro Desenho de PADs digitais de entrada/saída em ... · Resumo em tecnologia No presente trabalho estudou-se o desenho de PADs digitais de entrada/saída CMOS. O trabalho