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7/22/2019 Laboratorio Sd Aula11-12 Pratica
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LABORATRIO DE SISTEMAS DIGITAIS
Pr-re lat ri o ref eren te a 11Au la Prti ca:Con st ruo de bib liot ecas VHDL comcomponentes parametrizveis.
Aluno(s): Esdras Vitor Silva PintoLucas Jordo Santos
Prof. Maurcio Ferrari Santos Correia
1. Registrador de carga paralela
Um registrador de N bits um elemento capaz de armazenar uma palavra de N bits. Os
registradores so construdos basicamente por flip-flops. A figura 1 mostra um registradorde quatro bits formado por quatro flip-flop D com carga paralela.
Figura 1: Um registrador de 4 bits, com carga paralela e sinal de carga.1
Se o sinal carga estiver em nvel lgico 1, na borda de subida do sinal CK o nvel lgico
das entradas D3,D2,D1 e D0 sero transmitidas para as sadas Q3,Q2,Q1 e Q0
respectivamente. Em outras palavras, se carga = 1, o registrador armazenara o nmero
D3D2D1D0 quando houver uma borda de subida de CK.
1.1.
Cdigo VHDL
Figura 2: RTL Viewer do registrador com carga paralela
1Disponvel emhttp://www3.iesam-pa.edu.br/ojs/index.php/computacao/article/viewFile/510/503
http://www3.iesam-pa.edu.br/ojs/index.php/computacao/article/viewFile/510/503http://www3.iesam-pa.edu.br/ojs/index.php/computacao/article/viewFile/510/503http://www3.iesam-pa.edu.br/ojs/index.php/computacao/article/viewFile/510/503http://www3.iesam-pa.edu.br/ojs/index.php/computacao/article/viewFile/510/5037/22/2019 Laboratorio Sd Aula11-12 Pratica
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2. Registrador de deslocamento
Um registrador de deslocamento tpico obtido utilizando-se um arranjo em cascata de
flip-flops D, como mostrado na figura 5. O sinal de controle shitf/load tem a funo de
determinar se o registrador ir carregar em suas sadas o valor presente na entrada paralela
(Parallel input) ou deslocar a palavra que j se encontra armazenada no registrador.
Figura 5: Registrador de deslocamento com carga paralela
2.1 . C digo VHD L
Figura 6: Cdigo VHDL de um registrador de deslocamento de n bits - Parte I
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Figura 7: Cdigo VHDL de um registrador de deslocamento de n bits - Parte II
Na figura 8 mostrada a descrio dos sinais da entidade registrador_de_deslocamento
(figura 7, linha 4).
Sinal Descrio
data_in Entrada serial de dados
shr 1 : Habilita deslocamento, 0 : desabilita.
clk_reg_desloc sinal de clock
load_reg_desloc Load sncrono. Ativa alto.
clear_reg_desloc Clear sncrono. Ativa baixo.
rth_lft 1: Deslocar para esquerda , 0 : Deslocar para direita
rot_palavra 1 : Rotacionar palavra armazenada, 0 : modo deslocamentoFigura 8: Descrio dos sinais de controle da entidade registrador_de_deslocamento
2. 2. RTL Viewer
Figura 9: RLT Viewer do registrador de deslocamento
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2. 3. Simulao
Figura 10: Simulao temporal do registrador de deslocamento
3.Somadores
3.1. Cdigo VHDL
Figura 11: Cdigo VHDL de um somador de n bits
3.3. RTL Viewer
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Figura 12: RTL Viewer do somador para n = 4
3.4. Simulao
Figura 13: Simulao do somador
4.Deslocadores
4.1. Cdigo VHDL
Figura 14: Cdigo VHDL de um deslocador combinacional de n bits
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4.2. RTL Viewer
Figura 15: RTL Viwer do deslocador combinacional de 4 bits
4.3. Simulao
Figura 16: Simulao do deslocador combinacional para n = 4
5.Comparadores de magnitude e de igualdade
5.1. Comparador de magnitude
5.1.1. Cdigo VHDL
Figura 17: Cdigo VHDL de um comparador de magnitude de n bits
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5.1.2. RTL Viewer
Figura 18: RTL Viewer do comparador de magnitude para n = 4
5.1.3. Simulao
Figura 19: Simulao do comparador de magnitude para n = 4
5.2. Comparador de igualdade
5.2.1. Cdigo VHDL
Figura 20: Cdigo VHDL de um comparador de igualdade de n bits
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5.2.2. RTL Viewer
Figura 21: RTL Viewer do comparador de igualdade para n = 4
5.2.3. Simulao
Figura 22: Simulao do comparador de igualdade para n = 4
6.Contador ascendente/descendente
6.1. Cdigo VHDL
Figura 23: Cdigo VHDL de um contador ascendente/descendente de n bits Parte I
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Figura 24: Cdigo VHDL de um contador ascendente/descendente de n bits Parte II
6.2. RLT Viewer
Figura 25: RTL Viewer do contador ascendente/descendente para n = 4
6.3. Simulao
Figura 26: Simulao do contador ascendente/descendente para n = 4
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Figura 27: Simulao do contador ascendente/descendente para n = 4 (continuao)
7.Temporizador
7.1. Cdigo VHDL
Figura 28: Cdigo VHDL do temporizador
7.2. RTL Viewer
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Figura 29: RTL Viewer do temporizador de n bits
7.3. Simulao
Figura 30: Simulao do temporizador para n = 4
8.Banco de registradores
8.1. Cdigo VHDL
Figura 31: Cdigo VHDL de um banco com m registradores de n bits
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8.2. RTL Viewer
Figura 32: RTL Viewer do banco de registradores para m = 4 e n = 8;
8.3. Simulao
Figura 33: Simulao do banco de registradores para n = 4 e m = 4
Figura 34: Simulao do banco de registradores para n = 4 e m = 4 (continuao)