RELATÓRIO 6 - CIRCUITOS

UNIVERSIDADE FEDERAL DO PIAU

CENTRO DE TECNOLOGIA

DEPARTAMENTO DE ENGENHARIA ELTRICA

DISCIPLINA: LABORATRIO DE CIRCUITOS DIGITAIS

PROFESSOR: DR. JOS MARIA PIRES DE MENEZES JUNIOR

RELATRIO DO EXPERIMENTO 6

CLULAS DE MEMRIA

SRGIO AUGUSTO DIAS CASTRO

MATRICULA: 201265033

TERESINA-PIAU

2013

Sumrio

1. OBJETIVOS ......................................................................................................... 3

2. MATERIAL UTILIZADO ........................................................................................ 4

3. RESUMO DA TEORIA ......................................................................................... 5

4. MONTAGENS ...................................................................................................... 6

4.1. 1 Montagem .................................................................................................. 6

4.1.1. Descrio do funcionamento ................................................................... 6

4.1.2. Diagrama Eltrico .................................................................................... 6

4.1.3. Verificao do funcionamento ................................................................. 6

4.2. 2 Montagem .................................................................................................. 7


4.2.2. Diagrama Eltrico .................................................................................... 8

4.3. 3 Montagem .................................................................................................. 9


4.3.2. Diagrama Eltrico .................................................................................. 10

4.3.3. Verificao do funcionamento ............................................................... 11

4.4. 4 Montagem ................................................................................................ 11

4.4.1. Descrio do funcionamento ................................................................. 11

4.4.2. Diagrama Eltrico .................................................................................. 12

4.4.3. Verificao do funcionamento ............................................................... 12

5. CONCLUSES ..................................................................................................... 13

6. QUESTES ....................................................................................................... 14

6.1. ......................................................................................................................... 14

6.2. ......................................................................................................................... 14

6.3. ......................................................................................................................... 14

6.4. ......................................................................................................................... 15

3

1. OBJETIVOS

Implementar e verificar o funcionamento de clulas de memria do tipo Latch.

Implementar e verificar o funcionamento de clulas de memria do tipo Flip-

Flop.

4

2. MATERIAL UTILIZADO

Mdulo educacional para montagens. um CI 7400 um CI 7474 um CI 74112

5

3. RESUMO DA TEORIA

O circuito combinacional aquele que executa uma expresso booleana atravs

da interligao das vrias portas lgicas existentes, sendo que as sadas dependem

nica e exclusivamente das entradas.

Normalmente, o circuito combinacional formado partir de expresso lgicas,

que nosso prximo assunto.

J, um circuito seqencial, aquele que possui uma realimentao da sada para

a entrada, denominando estado interno, fazendo com que as condies atuais da

entrada e do estado interno determinem a condio futura da sada.

O flip-flop considerado mais simples o o RS chamado tambm de FF Set

Reset. O flip-flop "set/reset" ativa (set, muda sua sada para o nvel lgico 1, ou

retm se este j estiver em 1) se a entrada S ("set") estiver em 1 e a entrada R

("reset") estiver em 0 quando o clock for mudado. O flip-flop desativa (reset, muda

sua sada para o nvel lgico 0, ou a mantm se esta j estiver em 0) se a entrada R

("reset") estiver em 1 e a entrada S ("set") estiver em 0 quando o clock estiver

habilitado. Se ambas as entradas estiverem em 0 quando o clock for mudado, a

sada no se modifica.

O flip-flop JK um FF que aprimora o funcionamento do flip-flop R-S

interpretando a condio S=R=1 como um comando de inverso. Especificamente, a

combinao J=1, K=0 um comando para ativar (set) a sada do flip-flop; a

combinao J=0, K=1 um 2 comando para desativar (reset) a sada do flip-flop; e a

combinao J=K=1 um comando para inverter o flip-flop, trocando o sinal de sada

pelo seu complemento.

O flip-flop do tipo D ("data" ou dado, pois armazena o bit de entrada) possui

uma entrada, que ligada diretamente sada quando o clock mudado. tambm

conhecido como clula de memria por ser capaz de armazenar em sua sada o

valor da entrada. Independentemente do valor atual da sada, ele ir assumir o valor

1 se D = 1 quando o clock for mudado ou o valor 0 se D = 0 quando o clock for

mudado.

6

4. MONTAGENS

4.1. 1 Montagem

4.1.1. Descrio do funcionamento

Nesta primeira montagem verifica-se o funcionamento de um latch SR

implementado a partir de portas NAND, com entradas S e R e sada e . Quando

S e R forem igual a 1 ter uma condio invlida, pois as sadas sero iguais

quando deveriam ser complementares.

4.1.2. Diagrama Eltrico

4.1.3. Verificao do funcionamento

S R Q

0 0

0 1

1 0

1 1

7

4.2. 2 Montagem


Na segunda montagem, iremos criar um flip-flop tipo D utilizando o CI 7474. As

entradas do flip-flop D so as entradas de controle do circuito, porque o seu efeito

sobre a sada sincronizado com as entradas do clock.

Tambm existem as entradas assncronas que operam independentemente das

entradas sncronas e do clock. Essas entradas assncronas podem ser usadas para

colocar o flip-flop no nvel BAIXO (0) ou no estado ALTO (1), em qualquer instante,

independentemente das condies das outras entradas, por isso so chamadas

tambm de entradas de sobreposio. No FF D as entradas assncronas so

conhecidas como PRESET e CLEAR.

CLEAR PRESET Q

0 0 No permitido

0 1 0

1 0 1

1 1 Funcionamento Normal

8



Diagrama de tempo esperado com entradas assncronas desabilitadas

9

Diagrama de tempo esperado utilizando todas as entradas

Diagrama de tempo para verificao

Diagrama de tempo para verificao

4.3. 3 Montagem


Nesta montagem deve-se implementar um Flip-Flop JK, as suas entradas so J

e K e possui duas sadas assncronas PRESET E CLEAR, entrada para o clock e

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duas sadas complementares . O clock utilizado nesta montagem ser de 0,1

Hz.

Temos para esta montagem a seguinte tabela-verdade:


11


4.4. 4 Montagem


Nesta montagem iremos implementar um circuito com a funo de transferncia

de dados, essa transferncia pode ser dada de modo sncrono ou assncrono, a

partir de uma ativao ou no de uma chave seletora (SEL).

Quando essa chave estiver em nvel ALTO, o circuito deve manter a lgica de

uma transferncia de dados assncrona, caso a chave esteja em nvel lgico BAIXO

o circuito dever manter a lgica de transferncia de dados sncrona.

Nesta montagem ser utilizado o Flip-Flop JK.

12



13

5. CONCLUSES

14

6. QUESTES

6.1.

Descrever o funcionamento do latch D implementado no CI 74LS74.

O CI 74LS74 apresenta dois flip-flops tipo D com preset e clear ativados por

borda de subida. Neste caso, enviado para a sada do flip-flop o estado da entrada

D no momento exato da subida de pulso aplicada na entrada do clock. A entrada

Clear, ativada em zero, limpa as sadas Q e o comando Preset, tambm ativado em

zero, congela a sada com o ltimo estado armazenado. Basicamente, aps um

comando de subida de pulso, dados binrios colocados nas estradas D sero

armazenados at que um segundo pulso de subida transfira outro dado colocado em

suas entradas.

6.2.

Explique o funcionamento de um flip-flop mestre-escravo JK.

O flip-flop mestre-escravo surge porque no circuito JK, quando o clock for

igual a 1, teremos o circuito funcionando como sendo um circuito combinacional.

Para resolver tal problema, foi criado o flip-flop Mestre-Escravo. Nesse flip-flop

quando o clock for igual a 1, haver a passagem das entradas J e K (circuito

mestre), porm no haver passagem das sadas e (entradas S e R do circuito

escravo), pois quando o clock do circuito mestre for igual a 1, no circuito escravo

ser 0, bloqueando suas entradas. Quando o clock passar para 0, as entradas Q1 e

ficaro bloqueadas no ultimo estado assumido e entraro em R e S

desbloqueadas, mudando o estado do circuito escravo e consequentemente das

sadas e . Assim o problema da variao das entradas J e K foi resolvido.

6.3.

Como obter um flip-flop tipo D a partir do flip-flop RS?

O flip-flop D pode ser obtido a partir do RS utilizando uma porta NOT. A

entrada D seria equivalente ao valor de SET, e a entrada RESET seria , de tal

forma que, de posse de uma porta NOT, possvel implementar o flip-flop D a partir

de RS. Veja:

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6.4.

Qual a diferena na operao do flip-flop JK e do flip-flop RS?

Os flip-flops se diferem quando suas respectivas entradas estiverem ambas

em nvel lgico alto, no RS a sada no considerada vlida para sua lgica, mas no

JK sua sada aceitvel, fazendo com que sua entrada Q comute, em relao a

entrada anterior.

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