Dark Silicon: Origem e Tendências20Apresenta%e7%e3o%20+%20Notes.pdf · atingimos a barreira de...

Dark Silicon:Origem e Tendências

Daniel Lagolago@ic.unicamp.br

Agenda

● Lei de Moore● Escalabilidade de Dennard● Barreira da Utilização● Abordagens para o Dark Silicon

– Encolhimento– Ofuscação– Especialização– Deus Ex Machina

● Conclusões

3

Lei de Moore e Escalabilidade de Dennard

4

Gordon Moore, 1965

“O número de transistores em um chip dobram a cada 18 meses.”

90 65 45 32 22 16 11 8

S=2211

≈1,4

nm

5

Gordon Moore, 1965

180 nm16 núcleos

90 nm64 núcleos

MIT Raw Tilera TILE64S=2xTransístores=4x

“Transístores escalam em ”S 2

6

Robert Dennard, 1974

“As capacidades computacionais escalam por ”S3=2,8 x

1S

S 2S3

7

Robert Dennard, 1974

“As capacidades computacionais escalam por ”S3=2,8 x

1S

S 2S3

S²=2x mais transístores

8

Robert Dennard, 1974

“As capacidades computacionais escalam por ”S3=2,8 x

1S

S 2S3

S²=2x mais transístores

S=Transístores 1,4x mais rápidos

9

Robert Dennard, 1974

“As capacidades computacionais escalam por ”S3=2,8 x

1S

S 2S3

S²=2x mais transístores

S=Transístores 1,4x mais rápidos

Comutar 2,8x tantos transístores porunidade de tempo... e a potência?

10

Robert Dennard, 1974

“Nós podemos manter a potência constante.”

1S

S 2S3

S=1,4x menor capacitância

11

Robert Dennard, 1974

“Nós podemos manter a potência constante.”

1S

S 2S3

S=1,4x menor capacitância

Escala Vdd por S=1,4xS²=2x

12

Robert Dennard, 1974Em 2005... Problemas de escalabilidade limiar devido às perdas proíbe de escalar a tensão.

1S

S 2S3

S=1,4x menor capacitância

Escala Vdd por S=1,4xS²=2x

13

Robert Dennard, 1974A dissipação de potência proporcional à

frequência aumenta 2x a cada geração do processo.

1S

S 2S3

S=1,4x menor capacitância

Fator de S²=Escassez de 2x

14

Barreira da Utilização

15

Barreira da Utilização

A cada geração sucessiva do processo de geração, o percentual de um chip que pode comutar ativamente cai exponencialmente

devido às restrições de potência.

16

Barreira da Utilização

Indicativos:● Teoria da Escalabilidade

– Transístores e Orçamentos de potência não são mais balanceados

– Problema aumenta exponencialmente

● Resultados Experimentais– UCSD: 90 nm: 95% dark silicon, 45 nm: 98,2%

dark silicon, 32 nm: 99,1% dark silicon

17

Barreira da Utilização

Indicativos:● Observações

– Curva achatada de evolução da frequência

– “Turbo mode”

– Taxas de cache/processador aumentando

● Multicores atingiram a barreira da utilização

18

Abordagens para o Dark Silicon

19

Encolhimento

● Ideia: “Simplesmente construir chips menores”● ↑ Competição e ↓ margens● ↓ Retornos

– USD 10 em silício a venda por USD 200 hoje

– Valor diminui exponencialmente: USD 5, USD 2,5, etc.

– Overheads: empacotamento, testes, marketing, etc.

– Algumas estruturas do chip são difíceis de reduzir

20

Encolhimento

● Ideia: “Simplesmente construir chips menores”● ↑ Exponencial na densidade de potência

– Aumento exponencial na temperatura

● Alguns chips irão reduzir– Margens sordidamente baixas, chips de alta

competição. Pode surgir um monopólio.

21

Ofuscamento

● Ideia: Preencher chips como núcleos homogêneos que excedem o orçamento de potência, mas mantendo-os em underclock, ou usando-os somente em bursts.

● “Dim Silicon”● Dois níveis possíveis de ofuscamento:

espacial e temporal

22

Ofuscamento

● Espacial– Near Threshold Voltage (NTV)

● Many core (muitos núcleos, frequência reduzida)● Latência piora, mas energia melhora● Speedups não-ideais

23

Ofuscamento

● Temporal– DVFS

– Turbo Boost

– Sprinting Computacional● Mudança de Fase

24

Especialização

● Ideia: Usar a área do dark silicon para fazer núcleos especializados, mais eficientes em energia e usados ocasionalmente

● Bases:– Potência é mais caro do que área

– Núcleos especializados são mais eficientes em energia de 10x a 1000x

● C-cores– Coprocessadores especializados, ligados somente

quando necessário

25

“Deus Ex Machina”

● Ideia: “Substituição dos MOSFETs”● Radical – “Quebra” tecnológica● Candidatos:

– FinFETs

– Trigates

– High-K

– Nanotubos

– Relés Mecânicos Nano-Elétricos (tungstênio)

– TFETS (túneis)

26

Conclusões

● Escalabilidade de Dennard falhou● Benefícios da escalabilidade multinúcleo estão

falhando● Se uma alternativa não for encontrada a lei de

Moore falhará também● ITRS: Speedup de 7,9x até 2024● Dark Silicon ISCA'11: Speedup de 3,7x aé

2018, após isso ninguém sabe

27

Conclusões

● Era dos multinúcleos pode estar chegando ao fim (previsão para término: 2014)

● Mudanças radicais em projetos são necessárias

● Talvez a solução seja um híbrido das 4 abordagens apresentadas no trabalho

● O futuro da computação depende do que será feito com o Dark Silicon: área excitante e inovadora

28

Dúvidas?

1

Dark Silicon:Origem e Tendências

Daniel Lagolago@ic.unicamp.br

Apresentação do trabalho.

2

Agenda

● Lei de Moore● Escalabilidade de Dennard● Barreira da Utilização● Abordagens para o Dark Silicon

– Encolhimento

– Ofuscação

– Especialização

– Deus Ex Machina

● Conclusões

Agenda que pretendo abordar.

3

3

Lei de Moore e Escalabilidade de Dennard

4

4

Gordon Moore, 1965

“O número de transistores em um chip dobram a cada 18 meses.”

90 65 45 32 22 16 11 8

S=2211

≈1,4

nm

Neste slide falarei sobre a lei de Moore, que diz que o número de transístores em um chip podem dobrar a cada 18 meses. Definirei uma variável de escala “S”, que pode ser calculada utilizando a razão entre o form factor de duas gerações do processo de fabricação de transístores (geração anterior em relação a geração posterior).

5

5

Gordon Moore, 1965

180 nm16 núcleos

90 nm64 núcleos

MIT Raw Tilera TILE64S=2xTransístores=4x

“Transístores escalam em ”S 2

Neste slides mostrarei que os número de transístores em um chip escalam em S².

6

6

Robert Dennard, 1974

“As capacidades computacionais escalam por ”S3=2,8 x

1S

S 2S3

Nesta sequência de slides mostrarei a escalabilidade Dennardiana, e porque ela falhou.

7

7

Robert Dennard, 1974

“As capacidades computacionais escalam por ”S3=2,8 x

1S

S 2S3

S²=2x mais transístores

Nesta sequência de slides mostrarei a escalabilidade Dennardiana, e porque ela falhou.

8

8

Robert Dennard, 1974

“As capacidades computacionais escalam por ”S3=2,8 x

1S

S 2S3

S²=2x mais transístores

S=Transístores 1,4x mais rápidos

Nesta sequência de slides mostrarei a escalabilidade Dennardiana, e porque ela falhou.

9

9

Robert Dennard, 1974

“As capacidades computacionais escalam por ”S3=2,8 x

1S

S 2S3

S²=2x mais transístores

S=Transístores 1,4x mais rápidos

Comutar 2,8x tantos transístores porunidade de tempo... e a potência?

Nesta sequência de slides mostrarei a escalabilidade Dennardiana, e porque ela falhou.

10

10

Robert Dennard, 1974

“Nós podemos manter a potência constante.”

1S

S 2S3

S=1,4x menor capacitância

Nesta sequência de slides mostrarei a escalabilidade Dennardiana, e porque ela falhou.

11

11

Robert Dennard, 1974

“Nós podemos manter a potência constante.”

1S

S 2S3

S=1,4x menor capacitância

Escala Vdd por S=1,4xS²=2x

Nesta sequência de slides mostrarei a escalabilidade Dennardiana, e porque ela falhou.

12

12

Robert Dennard, 1974Em 2005... Problemas de escalabilidade limiar devido às perdas proíbe de escalar a tensão.

1S

S 2S3

S=1,4x menor capacitância

Escala Vdd por S=1,4xS²=2x

Nesta sequência de slides mostrarei a escalabilidade Dennardiana, e porque ela falhou.

13

13

Robert Dennard, 1974A dissipação de potência proporcional à

frequência aumenta 2x a cada geração do processo.

1S

S 2S3

S=1,4x menor capacitância

Fator de S²=Escassez de 2x

Nesta sequência de slides mostrarei a escalabilidade Dennardiana, e porque ela falhou.

14

14

Barreira da Utilização

15

15

Barreira da Utilização

A cada geração sucessiva do processo de geração, o percentual de um chip que pode comutar ativamente cai exponencialmente

devido às restrições de potência.

Neste slide definirei o que é a barreira da utilização.

16

16

Barreira da Utilização

Indicativos:● Teoria da Escalabilidade

– Transístores e Orçamentos de potência não são mais balanceados

– Problema aumenta exponencialmente

● Resultados Experimentais– UCSD: 90 nm: 95% dark silicon, 45 nm: 98,2%

dark silicon, 32 nm: 99,1% dark silicon

Neste slide mostrarei alguns indicativos que atingimos a barreira de utilização. Dentre eles, que a impossibilidade de continuar escalando a potência com o número de transístores (devido às perdas), e resultados experimentais da UCSD, onde foram feitos chips com tecnologias de 90, 45 e 32 nm, e os níveis máximo de utilizações de tais chips foram 5%, 1,8% e 0,9% respectivamente. Estes valores ficaram estranhamente baixos porque RAM operam a 1/10 da utilização por unidade comparado ao datapath, mas isso não impacta no resultado global do comportamento de dark silicon como um todo.

17

17

Barreira da Utilização

Indicativos:● Observações

– Curva achatada de evolução da frequência

– “Turbo mode”

– Taxas de cache/processador aumentando

● Multicores atingiram a barreira da utilização

Neste slide mostrarei alguns indicativos que atingimos a barreira de utilização. Mostrarei aqui algumas observações feitas no mercado que indicam que colidimos com a barreira da utilização, como curva achatada da evolução da frequência, o “Turbo Mode” (que desliga cores), aumentos de cache e componentes uncore.

18

18

Abordagens para o Dark Silicon

19

19

Encolhimento

● Ideia: “Simplesmente construir chips menores”● ↑ Competição e ↓ margens● ↓ Retornos

– USD 10 em silício a venda por USD 200 hoje

– Valor diminui exponencialmente: USD 5, USD 2,5, etc.

– Overheads: empacotamento, testes, marketing, etc.

– Algumas estruturas do chip são difíceis de reduzir

Neste slide falarei da abordagem de encolhimento para processadores, que permite a redução singela de preços em troca da redução do tamanho da área do chip do processador.

20

20

Encolhimento

● Ideia: “Simplesmente construir chips menores”● ↑ Exponencial na densidade de potência

– Aumento exponencial na temperatura

● Alguns chips irão reduzir– Margens sordidamente baixas, chips de alta

competição. Pode surgir um monopólio.

Continuação...

21

21

Ofuscamento

● Ideia: Preencher chips como núcleos homogêneos que excedem o orçamento de potência, mas mantendo-os em underclock, ou usando-os somente em bursts.

● “Dim Silicon”● Dois níveis possíveis de ofuscamento:

espacial e temporal

Neste slide falarei um pouco sobre a ofuscação (“Dim Silicon”). Basicamente é fazer com que os núcleos de um chip rodem em underclock ou, mediante condições boas de temperatura, fazer com que eles operem acima do TDP por curtos períodos de tempo.

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22

Ofuscamento

● Espacial– Near Threshold Voltage (NTV)

● Many core (muitos núcleos, frequência reduzida)● Latência piora, mas energia melhora● Speedups não-ideais

Neste slide falarei um pouco sobre a técnica de ofuscamento espacial. A ideia aqui é usar muitos núcleos em baixa frequência.

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23

Ofuscamento

● Temporal– DVFS

– Turbo Boost

– Sprinting Computacional● Mudança de Fase

Neste slide falarei um pouco sobre a técnica de ofuscamento temporal. A ideia aqui fazer com que o processador opere fora de especificação, usando uma potência além da qual o chip suporta, mas por curtos períodos de tempo. Para isso se usa dimensionamento dinâmico de tensão e frequência. O turbo boost desliga núcleos não utilizados para aumentar a velocidade de outros, e o sprinting computacional usa elementos que mudam de fase.

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24

Especialização

● Ideia: Usar a área do dark silicon para fazer núcleos especializados, mais eficientes em energia e usados ocasionalmente

● Bases:– Potência é mais caro do que área

– Núcleos especializados são mais eficientes em energia de 10x a 1000x

● C-cores– Coprocessadores especializados, ligados somente

quando necessário

Neste slide falarei um pouco sobre a especialização para abordar dark silicon. Exemplos de especialização são os núcleos SSE, enfim, componentes especializados fora dos cores que executam instruções específicas, normalmente com melhor eficiência em energia.

25

25

“Deus Ex Machina”

● Ideia: “Substituição dos MOSFETs”● Radical – “Quebra” tecnológica● Candidatos:

– FinFETs

– Trigates

– High-K

– Nanotubos

– Relés Mecânicos Nano-Elétricos (tungstênio)

– TFETS (túneis)

Aqui falarei sobre mudanças radicais que podem ser teoricamente feitas, mas de difícil implementação, com o intuito de fazer um breakthrough tecnológico, resolvendo (ou pelo menos postergando) o problema do dark silicon.

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26

Conclusões

● Escalabilidade de Dennard falhou● Benefícios da escalabilidade multinúcleo estão

falhando● Se uma alternativa não for encontrada a lei de

Moore falhará também● ITRS: Speedup de 7,9x até 2024● Dark Silicon ISCA'11: Speedup de 3,7x aé

2018, após isso ninguém sabe

Conclusões do trabalho realizado.

27

27

Conclusões

● Era dos multinúcleos pode estar chegando ao fim (previsão para término: 2014)

● Mudanças radicais em projetos são necessárias

● Talvez a solução seja um híbrido das 4 abordagens apresentadas no trabalho

● O futuro da computação depende do que será feito com o Dark Silicon: área excitante e inovadora

Conclusões do trabalho realizado.

28

28

Dúvidas?