Rganização de Computadores Melhorias de Desempenho com Pipelines Capítulo 6 – Patterson &...

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Capítulo 6 – Patterson & HennessyCapítulo 6 – Patterson & Hennessy

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Pipelining - Introdução Fatores que facilitam

– Todas as instruções com o mesmo tamanho– Poucos formatos de instruções– Operandos em memória aparecem apenas em loads e stores

Fatores que dificultam– Problemas estruturais: apenas uma memória– Problemas de controle: necessário considerar instruções de

desvio cuidadosamente– Problemas com os dados: uma instrução que depende da

instrução anterior

Exemplificar estas questões com um pipeline simples Considerar outras questões de projeto de pipelines em

processadores modernos– Tratamento de exceções– Melhoria de desempenho com execução fora de ordem, etc.

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Pipelines – Idéia Geral

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Estágios do pipeline do MIPS (simplificado)

1. Busca de instrução

2. Decodificação de instrução e busca de operandos em registradores

3. Execução (ALU)

4. Acesso à memória (leitura ou escrita)

5. Escrita de resultados (em registradores)

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Pipeline de Instruções e Duração dos Ciclos de Relógio

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Problemas com Desvios

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Solução: Predição de Desvio (ou não)

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Solução: Reordenação de Instruções

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Dependências de Dados

Obs.: Instruções Tipo R

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Dependências de dados envolvendo a memória

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Caminho de Dados em Pipeline: Delimitação dos Estágios (partindo do caminho de dados monociclo)

Fig. 6.10

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Execução de instruções em pipeline

Fig. 6.11

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Versão em Pipeline do Caminho de Dados

Fig. 6.12

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Execução da Instrução LW: Busca

Fig. 6.13a

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Execução da Instrução LW: Decodificação e Leitura dos Registradores

Fig. 6.13b

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Execução da Instrução LW: Execução

Fig. 6.14

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Execução da Instrução LW: Acesso à Memória

Fig. 6.15a

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Execução da Instrução LW: Escrita do Resultado no Registrador de Destino

Fig. 6.15b

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Execução da Instrução SW: Execução

Fig. 6.16

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Execução da Instrução SW: Acesso à Memória

Fig. 6.17a

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Execução da Instrução SW: Escrita de Resultado

Fig. 6.17b

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Algum problema com o Caminho de Dados para a Instrução LW???

Como passar o número do registrador onde ocorrerá a escrita do resultado (registrador de destino) para o último estágio do pipeline (estágio de escrita de resultado)?

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Correção no Caminho de Dados para a Instrução LW

Fig. 6.18

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Uso global do Caminho de Dados pela Instrução LW

Fig. 6.19

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Visão do Pipeline na execução de múltiplas instruções

Fig. 6.21

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Paralelismo entre os elementos funcionais do pipeline

Fig. 6.20

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Execução de Instruções em Paralelo no Pipeline

Fig. 6.22a

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Execução de Instruções em Paralelo no Pipeline

Fig. 6.22b

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Execução de Instruções em Paralelo no Pipeline

Fig. 6.23a

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Execução de Instruções em Paralelo no Pipeline

Fig. 6.23b

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Execução de Instruções em Paralelo no Pipeline

Fig. 6.24a

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Execução de Instruções em Paralelo no Pipeline

Fig. 6.24b