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7 - CIRCUITOS DIGITAIS DE ALTA-FREQUÊNCIA
7.1 - INTRODUÇÃO
A realização de sistemas digitais de alta velocidade não é uma tarefa trivial. Com efeito, para
conceber este tipo de sistemas, a abordagem tradicional de encarar os componentes como "caixas
pretas" que realizam uma dada função lógica torna-se um erro grosseiro impedindo a sua realização.
Mesmo se tomarmos em consideração os atrasos dos diversos componentes, não é possível, por si
só obter de um modo fiável sistemas de qualidade. É necessário conhecer os detalhes electrónicos
de cada componente, bem como o modo de associá-los para realizar um sistema em circuito
impresso, para se ter sucesso no projecto.
SHOTTKYAvançado
ECL (10k)
ECL (ECLiPS)
CMOS dealta velocidade
ECL (100k)
TTL
SCHOTTKY
ECL (10kH)
SHOTTKY debaixo consumo
avançado
Comparação de desempenho entre as famílias lógicas Bipolares e CMOS
10
9
5
4
3
2
1
1 2 3 4 5 6 7 8 9 10 20Potência dissipada média por gate (mW)
CMOS TTLFAIRCHILD
TTL SHOTTKYFAIRCHILD
SHOTTKY debaixo consumo
LógicaCMOS
avançada
SHOTTKYAvançado
MFECL
Tempo
de
atraso
(ns)
Figura 7.1 - Gráfico de comparação do desempenho
das famílias lógicas
De acordo com o gráfico da figura 7.1 pode-se constatar que a família ECL (Emitter
Coupled Logic) continua a oferecer os menores tempos médios de propagação, apesar de existirem
7.2 Capítulo 7
________________________________________________________________________________Apontamentos de Electrónica Rápida
já, famílias lógicas bipolares e CMOS avançadas (bipolares: AS e FAST; CMOS: ACL e FACT)
capazes de atingir a gama de velocidade das gates comerciais ECL [7.1].
O aparecimento destas famílias faz com que os projectistas se virem, finalmente, para
determinadas técnicas de alta velocidade, usadas desde o início com ECL. No entanto, o projecto
com o recurso às tecnologias bipolares e CMOS avançadas, não é tão directo como acontecia com a
família ECL, pois técnicas de supressão de ruído, específicas a cada uma destas famílias, são
frequentemente necessárias.
Na realidade, a transição de cerca de 900mV, da tecnologia ECL quando comparada com as
transições de 3Volt na bipolar e 5Volt na CMOS limita imenso o problema do ruído.
Durante as transições lógicas, as correntes fornecidas pela fonte de alimentação variam
rapidamente, causando um pico de corrente instantâneo no terminal de massa. O rápido crescimento
da corrente, aliado à indutância parasita do encapsulamento, provoca um transitório de tensão que
pode ser interpretado erradamente pelas outras portas. Este transitório que é denominado de ruído
ou ground-bounce problem na notação anglo-saxónica, pode ser expresso pela fórmula V=L(di/dt),
onde V é o transitório de tensão, L a indutância parasita, di a corrente instantânea e dt o tempo de
comutação. Por outro lado, a corrente instantânea é determinada por iT=C(dv/dt) onde C é a carga
capacitiva, dv é a transição lógica e dt o tempo de comutação. Um elevado dv ou um pequeno dt
piora a situação.
Na lógica bipolar avançada o problema do ruído é grande, mas na tecnologia CMOS
avançada o problema é mais premente pois o (VH -VL) quase duplica. Uma das soluções para tentar
obviar este problema foi a de dotar cada um dos circuitos integrados com quatro terminais de massa
e dois de VCC resultando a família ACL (Adavanced CMOS Logic) da Texas Instruments. O
resultado desta solução conduziu ao aparecimento no mercado de funções com pinouts que não
eram compatíveis com os já existentes, originando evidentes críticas.
No entanto, aqueles que reclamam do facto de que a ECL impede a substituição directa de
formas lógicas mais lentas por outras mais rápidas, esquecem-se que só o facto de se pretender alta
velocidade, implica obrigatoriamente, terem de repensar todo o sistema pois o layout terá de ser
planeado cuidadosamente.
De facto, no domínio das altas velocidades, as ligações transformam-se em linhas de
transmissão com uma determinada impedância característica e cujos tempos de propagação
constituem uma parte significativa do tempo total do sistema. Problemas de ruído nas ligações,
devido às reflexões, são extremamente pertinentes e devem ser resolvidos com o recurso às técnicas
de terminação. Uma outra consideração importante é a questão da diafonia. O facto de a família
ECL apresentar saídas complementares reduz em muito esse potencial problema.
Capítulo 7 7.3
________________________________________________________________________________Apontamentos de Electrónica Rápida
Algumas modificações à porta básica ECL têm sido apresentadas recentemente de modo a
melhorar o seu desempenho [7.2] especialmente no que diz respeito ao aumento das margens de
ruído e a sua aplicação em receptores ópticos monolíticos
O aparecimento dos transístores de Arsenieto de Gálio (de efeito de campo ou bipolares)
trazem novas possibilidades à implantação de circuitos digitais de alta velocidade. Embora ainda
não se possa falar de uma família lógica que use tecnologia de GaAs existem já algumas gates
básicas e regras de projecto para circuitos integrados dedicados onde a frequência de trabalho
exigida só é possível obter recorrendo a dispositivos em GaAs.
Como conclusão, parece que a ECL continua a ser a resposta adequada em aplicações de alto
desempenho em que o parâmetro "dissipação de potência" não constitua um factor determinante no
projecto.
7.2 - LÓGICA ECL: TECNOLOGIA E DESEMPENHO
O entendimento perfeito do comportamento da célula básica da família ECL é fundamental
no projecto de sistemas que utilizem esta tecnologia.
O termo ECL identifica as iniciais em inglês de Lógica por Interligação de Emissor (Emitter-
Coupled Logic).
Ao contrário de outras famílias digitais bipolares, a lógica por acoplamento de emissor é
uma forma de lógica não saturada, a qual elimina os tempos de armazenamento de cargas nos
transístores. Na realidade, em famílias lógicas como DTL, TTL Standard ou TTL Schottky os
transístores operam na zona de saturação ou na sua proximidade. Durante o período de condução,
estes armazenam cargas na região da base, e durante o período de não condução descarregam-nas.
Esta sequência de carga-descarga, que é característica em todos os circuitos lógicos do tipo
saturado, constitui uma limitação fundamental à sua velocidade de operação. Para contornar esta
limitação, surge a ECL, uma forma de lógica digital na qual os transístores operam entre o corte e
um ponto da região activa.
A configuração do circuito básico empregue na lógica ECL, é o amplificador diferencial
(também denominado comutador de corrente) que proporciona entradas de alta impedância e ganho
de tensão. "Acoplamento por Emissor" refere-se ao modo como os emissores do amplificador
diferencial se encontram ligados. Os andares de saída são circuitos seguidores de emissor cuja
função é fornecer os níveis de tensão de saída adequados e baixa impedância.
Actualmente a tecnologia ECL envolve três grandes famílias: 10K, que foi introduzida nos
anos setenta e as famílias 10KH e 100K, ambas desenvolvidas no início dos anos oitenta [7.3]. Dois
7.4 Capítulo 7
________________________________________________________________________________Apontamentos de Electrónica Rápida
grandes fabricantes de semicondutores são responsáveis pelos progressos realizados nesta área:
MOTOROLA e FAIRCHILD.
No entanto, outras famílias ECL foram desenvolvidas: MECL I, MECL II e MECL III todas
elas fabricadas pela MOTOROLA. A família MECL I foi introduzida em 1962. Tratavam-se de
integrados de 10 pinos caracterizados por tempos de propagação da ordem dos 8ns e frequências de
trabalho de 30MHz. A sua produção cessou em 1977. A família MECL II surgiu em 1966, exibindo
tempos de propagação da ordem dos 4ns e frequências máximas de relógio até 70MHz. Esse
desempenho só foi igualado com a introdução da lógica TTL Schottky em 1970.
Mais "velocidade" era o objectivo prioritário, e em 1968 é introduzida a família MECL III.
Esta família, ainda hoje produzida e utilizada, exibe tempos de atraso inferiores a 1ns e opera com
frequências de relógio que podem ir até 500MHz (flip-flop tipo "D"). A contrapartida desta grande
velocidade é a quantidade de potência dissipada: 60mW. O desconhecimento da operação destas
portas em circuitos de parâmetros distribuídos levou à sua pouca divulgação.
Os tempos de subida e descida extremamente rápidos impõem que os projectos sejam
realizados em ambientes de linhas de transmissão. Outra consequência das elevadas velocidades de
comutação, é a necessidade de usar placas de circuito impresso multicamada, de modo a evitar
ligações longas, para velocidades de trabalho acima dos 200MHz. Os circuitos MECL incluem
resistências internas de entrada, em pulldown para VEE. Estas resistências, de valor 50KΩ, eliminam
a necessidade de ligar entradas não utilizadas (não há bases flutuantes).
A primeira família da moderna geração de tecnologia ECL é introduzida pela MOTOROLA
em 1971 [7.4]. Denominada de 10K, esta família é imposta pela necessidade de sistemas de alta
velocidade nas quais as regras de projecto e de implantação não fossem tão restritivas como
acontecia com as primeiras portas ECL a serem comercializadas. De facto, apesar dos seus 2ns de
tempo de propagação, os tempos de comutação da ordem dos 3.5ns (10%-90%) permitem a
utilização de protótipos wire-wrap e PCB de tamanho standard. No entanto, as saídas dos circuitos
desta família estão em aberto permitindo a adaptação externa a linhas de transmissão de modo a
obter um desempenho óptimo.
A lógica 100K, cujos tempos de comutação e propagação apresentam valores inferiores a
1ns (≈ 0.75ns), é lançada no mercado, entre 1978 e 1980, pela FAIRCHILD [7.5]. Além da sua
grande velocidade (até 325MHz para um flip-flop "D"), esta família apresenta, ainda, a vantagem de
ser compensada tanto em tensão como em temperatura: os níveis de saída não se alteram devido a
gradientes de temperatura ou a pequenas variações na fonte de alimentação, VEE. A potência
dissipada por porta é também bastante menor, cerca de 34mW. O desconhecimento da operação
destas portas em circuitos de parâmetros distribuídos levou à sua pouca divulgação. As principais
Capítulo 7 7.5
________________________________________________________________________________Apontamentos de Electrónica Rápida
dificuldades de utilização desta família lógica residem no projecto do layout. Os rápidos tempos de
comutação implicam um excelente projecto de PCB com um ambiente de parâmetros distribuídos
totalmente controlado.
Em 1981, visando contornar as dificuldades de utilização da lógica 100K, surge a família
10KH da MOTOROLA [7.6]. De facto, esta lógica constitui um bom compromisso entre
velocidade, potência, dissipação e compatibilidade. Exibindo tempos de propagação típicos de 1ns,
os tempos de comutação são, deliberadamente, mais lentos (≈1.8ns entre 10%-90%) de modo a
facilitar o projecto de PCB. Em termos de potência, os valores rondam os 25mW por porta.
Em 1988, aparece a família ECLIPS (ECL in picoseconds) também da MOTOROLA,
caracterizada por tempos de propagação da ordem dos 500ps e frequências de 600-800MHz [7.7].
Internamente, as variáveis de circuito podem atingir velocidades superiores a 100ps. As embalagens,
com 28 pinos, fornecem vários pontos de alimentação e linhas de massa de modo a dar aos
projectistas bastantes meios de minimização de ruído. A dissipação por porta é a mesma que a da
família 10k: 25mW.
A velocidade de operação de um circuito é, obviamente, a razão fundamental do projecto com
tecnologia ECL. Mas tão importante como a velocidade dos circuitos ECL são as outras
características destes, que permitem que sistemas inteiros trabalhem a essas mesmas velocidades.
A capacidade de excitar directamente linhas de transmissão torna-se um factor,
crescentemente, importante em sistemas maiores e mais rápidos. As regras de projecto adicionais e
restritivas impostas pela utilização de um ambiente de linhas de transmissão são largamente
compensadas pelas vantagens desse mesmo ambiente: percursos de sinal mais longos, um melhor
fan-out e imunidade ao ruído melhorada.
Ao contrário das outras famílias lógicas, a potência consumida pelos circuitos ECL é
independente da frequência de trabalho. Isto simplifica o projecto do circuito em termos de
potência, visto a velocidade de operação não constituir uma variável de projecto. É absolutamente
possível que a determinadas velocidades o projecto com ECL proporcione uma maior economia em
termos de potência do que com outra forma de lógica bipolar.
Além da velocidade, as capacidades de excitação de vários suportes de transmissão do sinal,
podem ser exploradas de modo a melhorar o desempenho do sistema. Por exemplo, ECL pode
excitar directamente cabos coaxiais. Estes no entanto, têm em geral larguras de banda mais estreitas
do que as linhas impressas.
Outra vantagem do projecto com ECL é o baixo ruído gerado pelos circuitos. Ao contrário
das saídas totem-pole, o seguidor de emissor não gera grandes picos de corrente na comutação dos
estados lógicos, de modo que as linhas de alimentação permanecem, comparativamente, livres de
7.6 Capítulo 7
________________________________________________________________________________Apontamentos de Electrónica Rápida
ruído. O baixo nível de comutação de corrente, a pequena região de transição entre níveis lógicos
(tipicamente 800mV) e a baixa impedância de saída, reduzem drasticamente a conversa cruzada
(crosstalk) e o ruído.
Depois de analisadas, sumariamente, as vantagens de utilização da tecnologia ECL é,
realmente, imenso o número de domínios de aplicação deste tipo de lógica: arquitectura de sistemas
informáticos, telecomunicações, instrumentação, CAD/CAM, sistemas gráficos e de animação,
processamento digital de sinais, etc.
7.3 - PORTA OR/NOR BÁSICA: ESQUEMA E FUNCIONAMENTO
Um entendimento perfeito dos circuitos básicos usados na realização de uma família lógica é
importante para que o projecto e medida de um sistema digital seja bem sucedido.
Na porta ECL 10K, representada na figura 7.2, podem-se distinguir, separadamente, três
circuitos funcionais: o amplificador diferencial, a fonte de polarização de referência e os andares de
saída [7.8]. As tensões de alimentação são VCC1=VCC2=0V e VEE=-5,2V. As tensões nominais dos
estados lógicos "0" e "1" são VOL=-1,7V e VOH=-0,8V, respectivamente.
T2
R3
VBBT3
T1
RC2RC1
iE
VIN
VCC2
RE
VEE
RI
R1
D1
AmplificadorDiferencial
R2
D2
Fonte dePolarização
VCC1
T5
T4
VO2
VO1
Seguidoresde Emissor
Figura 7.2 - Porta básica 10K
O amplificador diferencial é um circuito comutador de corrente por acoplamento de emissor,
formado pelos transístores T1 e T2. É o elemento fundamental deste tipo de lógica. Ele providencia o
ganho necessário para uma transição rápida na região linear.
Capítulo 7 7.7
________________________________________________________________________________Apontamentos de Electrónica Rápida
A fonte de polarização gera uma tensão de referência VBB para o amplificador diferencial.
Esta tensão constitui o ponto médio da região de transição lógica. A compensação em temperatura e
tensão é uma característica importante deste circuito de polarização. De facto, se ocorrerem
variações na tensão de alimentação ou na temperatura ambiente, o valor de VBB desloca-se no
sentido de continuar a permanecer no centro da característica de transferência. Uma consequência
imediata desta compensação é o facto de as margens de ruído permanecerem inalteradas.
Os excitadores de saída são seguidores de emissor (transístores T4 e T5) cuja função é a de
deslocar os níveis de tensão do amplificador diferencial para os níveis de saída ECL. Além disso,
estes circuitos apresentam uma baixa impedância de saída, o que é perfeitamente adequado para a
excitação de linhas de transmissão. Esta família, como as 100K, MECLIII e 10KH, têm as saídas
com o emissor em aberto. Dado que os circuitos ECL são, usualmente, projectados para sistemas
implantados com linhas de transmissão, as terminações destas comportam-se como cargas, pelo que
a inclusão de resistências internas de saída seria um desperdício de potência.
Vai-se agora analisar o modo de operação da porta da figura 7.2. Para esse efeito
caracterizar-se-á cada uma das partes funcionais do circuito, separadamente.
7.3.1 - Andar comutador de corrente
O amplificador diferencial está representado na figura 7.3 e as suas características de
comutação estão representadas na figura 7.4 (tensão dos colectores, V1 e V2, em função da tensão de
entrada, VIN).
T2
v2
VBB
RC1
T1
RC2
v1
iE
VIN
VCC
RE
VEE
IB1
Figura 7.3 - Amplificador diferencial
7.8 Capítulo 7
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A corrente que flui através da resistência de emissor (supondo que só um dos transístores
conduz) vale:
IMax V V V V
REIN BB BE EE
E=
− −( , ) (7.1)
em que VBE é a queda de tensão base-emissor do transístor que conduz.
Na figura 7.4, podem-se destacar quatro zonas de funcionamento do circuito: A, B, C e D.
Na zona A, a tensão de entrada VIN é insuficiente para polarizar T1, pelo que este está fora de
condução, fazendo com que V1=VCC. A corrente IE atravessa integralmente o transístor T2 (4mA
para uma porta 10K), originando uma queda de tensão na resistência de colector RC2 de,
aproximadamente, 1V. O valor de RC2 foi escolhido para esse efeito. VBB tem um valor ligeiramente
inferior a V2, para evitar a saturação de T2, mantendo, deste modo, uma tensão colector-base maior
que zero; (VCC - VBB) apresenta um valor típico da ordem do 1.3V.
Na zona B, a tensão de entrada VIN é próxima de VBB: os dois transístores T1 e T2 estão na
condução. O circuito comporta-se como um amplificador diferencial. Considerando que T1 e T2 têm
características semelhantes, quando VIN se encontrar na vizinhança de VBB, a corrente IE reparte-se
igualmente por cada um dos ramos originando quedas de tensão nas resistências de colector RC1 e
RC2 de, aproximadamente, 0.5V. A largura desta zona é de cerca de 100mV a 25°C, estando este
valor dependente da grandeza 4VT. Esta dependência obtém-se directamente da aplicação das
equações de Ebbers Moll aos transístores T1 e T2.
V2
VBB
V1
A
VEE VCC
C DBVCC
VEE
Figura 7.4 - Característica de comutação do par diferencial
Na zona C, VIN é suficiente para colocar T2 ao corte. V2 vale, então, VCC e V1=VCC-RC1IE;
RC1 é escolhido de modo a que, a queda de tensão aos seus terminais valha, aproximadamente, 1V.
Note-se que IE depende, nesta zona, do valor da tensão de entrada (IE=(VIN-VBE-VEE)/RE). Por esta
razão a resistência RE é substituída por uma fonte de corrente nos circuitos comerciais.
Capítulo 7 7.9
________________________________________________________________________________Apontamentos de Electrónica Rápida
Na zona D, a tensão VIN é suficientemente elevada para que T1 sature. Neste caso, a junção
base-colector está polarizada directamente, pelo que o colector passa a acompanhar a tensão de
entrada, explicando deste modo a curvatura da característica V1 na figura 7.4. A corrente IE deixa de
ser fornecida somente pelo colector do transístor; a diferença provém da corrente de base de T2 que
aumenta consideravelmente.
Nas zonas B e C a corrente de entrada, iB1 é proporcional a V1, visto que o transístor T2 não
está saturado; essa constante de proporcionalidade deixa de existir na zona D pois o transístor entra
na saturação.
7.3.2 - Andares de saída
Os sinais V1 e V2, à saída do par diferencial não podem ser utilizados directamente dado que as
resistências RC1 e RC2, com valores de algumas centenas de Ohms apenas permitem alguns
miliampere de corrente de saída, apresentando a porta alta impedância de saída o que constitui um
grande inconveniente. Além disso, para excitar mais circuitos lógicos, é necessário que a tensão de
referência de polarização, VBB, esteja localizada a meio das tensões de saída; impõe-se, portanto,
um deslocamento negativo das mesmas. É precisamente esta, a função dos transístores T4 e T5 da
figura 7.2, que são montados em configuração de seguidor de emissor (colector comum). Esta
configuração apresenta baixa impedância de saída pelo que os transístores podem fornecer elevadas
correntes de saída, e em particular, podem ser carregados por linhas de 50Ω. Os seus colectores são
alimentados por uma tensão VCC1 (em geral igual a VCC2), capaz de fornecer a corrente exigida na
saída da porta. A existência de terminais de entrada VCC separados (VCC1 e VCC2) é uma
característica da lógica ECL. A separação tem como objectivo a minimização da interferência entre
circuitos do mesmo integrado, que pode ocorrer na comutação de correntes elevadas. A separação
das alimentações VCC não afecta o funcionamento do circuito, e requer apenas que os dois pinos do
integrado sejam ligados ao mesmo ponto se não se quiser VCC1≠VCC2.
VO1
VBB
VO2
VOL
VEE VCC
VBB
VOHVCC
VEE
Figura 7.5 - Curvas de transferência das saídas VO1 e VO2 da figura 7.2
7.10 Capítulo 7
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Para limitar a corrente de saída, cargas de 50Ω até 180Ω (terminações das linhas) devem ser
ligadas a uma tensão VTT=-2V. As cargas superiores podem ser ligadas directamente a VEE. A figura
7.5 ilustra as características de transferência VO1 e VO2 em função de VIN. Estas características
deduzem-se das que estão representadas na figura 7.4 através de um deslocamento negativo de valor
igual a uma queda de tensão base-emissor VBE. Pode-se verificar que os níveis lógicos de saída, VOH
e VOL, enquadram simetricamente a tensão de referência VBB.
7.3.3 - Fonte da tensão de referência
A tensão de referência, VBB, é gerada em cada circuito ECL por um circuito interno, como o
que está representado dentro do rectângulo a tracejado, na figura 7.6.
T2
R3
VBB
T3
T1
RC2
VCC
iE
VIN
VCC
RE
VEE
T4
R1
D1Vo1
R2
D2
Figura 7.6 - Gerador da tensão de referência
Este gerador foi concebido de modo a manter a tensão de referência equidistante de VOH e
VOL, quaisquer que sejam a temperatura e a tensão de alimentação. Para este efeito, um divisor de
tensão constituído por R1 e D1, D2, R2 gera uma corrente proporcional à que flui no par diferencial.
Os possíveis desvios nas tensões VBE´s dos transístores T1 e T2 (variações de temperatura, dispersão
de fabrico ou envelhecimento do circuito) são compensadas pelos díodos D1 e D2, obtendo-se assim:
REIE=R2I1 (7.2)
Para que VBB seja o ponto médio das tensões lógicas de saída:
Capítulo 7 7.11
________________________________________________________________________________Apontamentos de Electrónica Rápida
VV V
BBOH OL=
+( )2
e que VBB=VCC-R1*I1-VBE (7.3)
e tendo em conta que
VOH=VCC-VBE e VOL=VCC-RC2IE-VBE (7.4)
deduz-se que
R1I1=1/2(RC2IE) (7.5)
ou seja, a queda de tensão na resistência R1 vale metade da tensão máxima em RC2.
Se as tensões VBE dos transístores T3 e T4 forem exactamente iguais, VBB localiza-se mesmo
a meio da excursão da tensão de saída.
7.3.4 - Escolha de VCC como terminal de referência (massa)
Na figura 7.7 estão representadas as tensões de saída de duas portas (1 e 2) alimentadas por
tensões VCC ou VEE ligeiramente diferentes. No caso a) o terminal de referência é VCC e no b) VEE.
Esta situação é típica dum sistema onde diferentes placas têm reguladores diferentes. As flutuações
nos níveis de alimentação têm uma influência directa nas margens de ruído.
VEE
Circuito1
VCC comum
VOH
VBB
VOL
Circuito2
VCC
Circuito1
VEE comum
VOH
VBB
VOL
Circuito2
a) b)
Figura 7.7 - Variação dos níveis de saída em função da tensão de alimentação
Imediatamente se conclui que a escolha de VCC como tensão de referência minimiza as
flutuações dos níveis lógicos de saída. De facto, se VCC é comum às duas portas, VOH não varia
praticamente nada (os colectores dos seguidores de emissor estão ligados a VCC). Quanto a VOL,
apesar de variar um pouco, o nível permanece compatível com a tensão de referência, VBB, da outra
porta.
7.12 Capítulo 7
________________________________________________________________________________Apontamentos de Electrónica Rápida
No caso de VEE ser a tensão comum, os níveis de saída VOH e VOL podem ser tão diferentes,
que a tensão de referência da segunda porta (que acompanhou as variações dos níveis de saída) pode
não ser enquadrada pelas tensões de saída da primeira porta.
Por esta razão, os terminais VCC dos circuitos ECL são ligados ao terminal de referência do
sistema (0 V). Como consequência, as outras tensões VOH, VOL e VEE são negativas.
7.3.5 - Circuito de entrada
Para obter funções lógicas colocam-se em paralelo os transístores de entrada T12, T13,...,T1N
(figura 7.8). Quando todas as tensões de entrada estão no estado lógico low isto é, são inferiores a
VBB, toda a corrente do par diferencial flúi por T2, a tensão de saída VO1 é também um "zero" lógico
(VOL) e VO2 é "um" lógico VOH.
Basta que uma das entradas transite para o estado "um" lógico (VIN>VBB), para que a
corrente IE passe a atravessar integralmente o respectivo transístor; a saída VO1 vai para "um" lógico
e assim se mantém, enquanto, pelo menos, uma das entradas se encontrar no estado lógico high. A
saída VO1 apresenta "zero" nos seus terminais. Nesta situação a corrente IE reparte-se pelos
transístores cujas entradas estiverem a "um" lógico.
O circuito realiza em VO1 a função OR e em VO2 a função NOR.
T2VBB
T4
T1N
RC2
VCC1
iE
T12
VCC2
ViNVi2
T5
RC1
Vo1T11Vo2
Vi1
Figura 7.8 - Circuito de entrada
A comutação simultânea dos transístores de entrada modifica, sensivelmente, a característica
de transferência. Com efeito, logo que as tensões de entrada rondam valores da ordem de VBB, a
corrente IE reparte-se igualmente por todos os transístores, o que faz com que RC1 seja percorrida
Capítulo 7 7.13
________________________________________________________________________________Apontamentos de Electrónica Rápida
por uma parte dessa corrente, proporcional ao número de transístores de entrada, e a porta comute
mais rapidamente. É equivalente a afirmar que a tensão de referência VBB baixou.
7.4 - TIPOS DE CIRCUITOS ECL
É possível ligar amplificadores diferenciais entre si dentro de um integrado de modo a
aumentar a flexibilidade lógica, velocidade e eficiência na potência. Duas técnicas, series-gating ou
agulhagem de correntes e colector-dotting, adicionam as funções NAND e AND às operações
básicas OR e NOR da lógica ECL, com pouca influência nos tempos de propagação. Uma terceira
técnica Wired-OR, proporciona a função lógica através da ligação directa dos emissores dos
transístores de saída. Tal técnica é utilizada internamente em funções mais complexas, de modo a
economizar tempo e consumo e, ao contrário do colector-dotting, pode ser utilizada também
externamente.
7.4.1 - Portas em Totem (Series Gating)
O andar de comutação estudado anteriormente comporta-se como um interruptor; da mesma
maneira que com os interruptores se podem realizar cadeias em série de contactos, também com os
amplificadores diferenciais é possível realizar tais combinações, como se mostra na figura 7.9.
Os transístores que recebem os sinais A e B são colocados em série (um sobre o outro em
totem), realizando a função AND.
T2 VBB1T1
RC2
VCC1
iE A
VCC2
B
A
RC1
DC
VBB2
C D
C=D=A.B
B
Figura 7.9 - Series Gating
7.14 Capítulo 7
________________________________________________________________________________Apontamentos de Electrónica Rápida
Para evitar a saturação do transístor do andar inferior, é necessário deslocar a tensão de
referência do andar diferencial inferior de uma tensão comparável à excursão lógica na entrada A.
Por outras palavras, é necessário gerar uma segunda tensão de referência VBB2, deslocada
negativamente de 1Volt a 1.6V em relação a VBB1 (circuito com dois díodos), e assegurar que um
mesmo deslocamento ocorra na entrada A que se obtém através de um seguidor de emissor. Estas
considerações estão indicadas na figura 7.10 que ilustra uma porta OU-EXCLUSIVO.
Esta capacidade lógica é tão potente e pouco exigente em número de componentes e em
termos de consumo de potência, que é utilizada sistematicamente por todos os circuitos complexos
das famílias ECL, com dois ou três níveis de montagem (series-gating). No caso de três níveis, as
tensões de referência dos dois pares diferenciais inferiores, são deslocados de 1V a 1,6V em relação
à do par diferencial imediatamente acima.
A tensão de alimentação da família 10K é -5,2V de modo a ser possível efectuar os dois
deslocamentos de tensão (3 níveis de montagem série). Para uma porta simples, uma tensão de
alimentação entre -2,6V e -3V seria suficiente.
A
C D
BB
VCC2
A
VEE
C
C = D =A + B
VCC1
C
BD
VB2
VCS
VB1
Figura 7.10 - Porta OU-EXCLUSIVO com dois níveis de montagem série
7.4.2 - Colectores Comuns (Colector-Dotting)
Com a técnica colector-dotting a função lógica AND pode ser realizada pela ligação dos
colectores de amplificadores diferenciais independentes, como mostra a figura 7.11.
Apenas uma resistência de colector, RC, é usada para os dois transístores com colectores
interligados, T1 e T2. Quando ligados deste modo, as duas portas OR geram a função:
V0=(A+B) x (C+D) (7.6)
Capítulo 7 7.15
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Este tipo de ligação requer que pelo menos uma das entradas de cada amplificador
diferencial esteja no nível lógico "um", para que a saída o seja também. Dado que é possível ter
ambos os transístores T1 e T2 a conduzir ao mesmo tempo (todas as entradas a "zero"), é necessário
utilizar um circuito limitador da corrente que atravessa RC e assegurar o nível adequado da tensão de
saída em zero lógico, VOL. Este circuito assegura que a tensão nos colectores de T1 e T2 nunca está
abaixo do valor (VBE+IBBR1).
Os atrasos de propagação para todos os circuitos que usam esta técnica são, em média, cerca
de 20% maiores do que nos series gating.
R C 2R C 1
V C C 2
R 1
D 1
R 2
D 2
V O (A+B)x(C+D)
T 1
B
A T i2
R E
T i1
V EE
T '1
D
C T 'i2
R ER I
T 'i1
V C C 1R'C
T 3
Figura 7.11 - Função AND com colector-dotting
Quando ligados deste modo, as duas portas OR geram uma função de saída:
VO=(A+B)*(C+D) (7.6)
7.4.3 - OU-Interligado (Wired-OR)
A figura 7.12 ilustra outra topologia fundamental da tecnologia ECL para a realização de
funções complexas. Ela permite que numa mesma porta, se possam gerar facilmente funções
suplementares, ligando vários seguidores de emissor entre si.
Na figura 7.12, quatro funções lógicas independentes são realizadas a partir da combinação
das saídas de, apenas, dois andares diferenciais. Em cada ligação wired-OR deve-se usar, apenas,
uma resistência de carga interna (pulldown).
7.16 Capítulo 7
________________________________________________________________________________Apontamentos de Electrónica Rápida
A existência de saídas wired-OR resulta numa diminuição da densidade de integrados e
numa maior economia de potência. As saídas complementares são inerentes ao circuito integrado
diferencial, e ambas exibem iguais tempos de propagação; este facto elimina os problemas de
temporização associados com a utilização de um inversor para a saída negada. O atraso introduzido
por estas ligações é muito menor que o de uma porta lógica e pode-se poupar potência, visto ser
necessário apenas uma resistência de pulldown.
Figura 7.12 - Técnica wired-OR
7.5 - CARACTERÍSTICAS ELÉCTRICAS DE UMA PORTA 10K
A figura 7.13 ilustra o circuito de uma porta ECL 10K da MOTOROLA. Esta porta realiza,
como já foi referido, a função básica OR/NOR.
T 2
8 .1 K Ω
V B BT 3
T 1
2 4 5 Ω2 1 7 Ω
V IN
7 7 7 Ω
V E E
5 0 K Ω
9 8 7 Ω
D 1
4 .9 6 K Ω
D 2
V T T
T 5
T 4
5 0 Ω
V O RV N O R
5 0 Ω
Figura 7.13 - Porta MECL 10K
Capítulo 7 7.17
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A representação das suas características estáticas e dinâmicas pressupõe que VCC esteja a 0V e que
VEE a -5,2V, de forma a minimizar a afinidade ao ruído. As resistências de carga, 50Ω, encontram-
se ligadas a VTT=-2V. Tal configuração ilustra o caso mais desfavorável. As resistências de
pulldown de valores compreendidos entre 50Ω 180Ω costumam ser ligadas a -2V, tendo em atenção
a minimização da dissipação de potência, ao passo que para valores superiores a 270Ω elas devem
ser ligadas a VEE.
7.5.1 - Características estáticas
A figura 7.14 contém a curva de transferência da porta 10K, representada na figura 7.13, à
temperatura de 25ºC, fornecida pelo fabricante [7.9]. Esta figura mostra, ainda, os pontos de
especificação dc que auxiliam o entendimento das curvas e da operação lógica da porta.
Quando a entrada se desloca do nível zero para o nível lógico um, a saída OR desloca-se do
zero lógico para o um lógico, enquanto a saída NOR realiza uma transição negativa (desde que
todas as restantes entradas permaneçam no nível lógico zero). No modo de operação normal (25ºC)
qualquer saída de uma porta 10K encontrar-se-á dentro dos limites máximo e mínimo especificados
para os níveis lógicos.
A figura 7.14 mostra os limites especificados para as tensões de saída. O nível lógico “um”
encontra-se entre VOHmax=-0.81V e VOHmin=-0.96V enquanto que o nível lógico “zero” está
compreendido entre VOLmax=-1.65V e VOLmin=-1.85V. Estes são os níveis que identificam uma
operação normal da porta 10K. As saídas encontrar-se-ão nos níveis referidos desde que as entradas
permaneçam dentro dos níveis lógicos nominais.
-1,85 -1,475 -1,105 -0,91
-0,91 Estado"1"
VOL min
VOL maxNOR
VOH minOR
VOH max
Condições de teste:25°CVEE=-5,2V
entrada e sáidaadaptadas a 50Ω
Estado"0"
-0,96-0,98
VIL min VIH max VILA max VIHA min
Entrada da Porta VSS≈-1,29V(tensão de teste) (limiar de transição)
-1,85
-1,63-1,65
VOHA min
VOLA max
Saída da Porta(limites medidos)
Figura 7.14 - Curvas de transferência e pontos de especificação
Quando a tensão de entrada se aproxima da região de transição, torna-se necessário
especificar pontos adicionais. Estes pontos, VIHAmin, VILAmax, VOHmin e VOLAmax que estão assinalados
7.18 Capítulo 7
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na figura 7.14, servem dois objectivos. O primeiro é definir a região de transição da curva
característica. O "X" da curva de transferência deve cair dentro dos limites estabelecidos pelas
tensões de "threshold". O segundo objectivo é definir as "margens de ruído especificadas" para a
lógica 10K. Estas são definidas do seguinte modo:
NMH("1")=ViHAmax- VoHAmax
NML("0")=ViLAmax- VoLAmax
A margem de ruído constitui como que uma "banda de guarda" de tensão para protecção do circuito
contra possíveis operações erróneas devido ao "undershoot", ruído, etc. As "margens de ruído
garantidas" fornecidas pelo fabricante (125mV para o estado lógico "1" e 155mV para o estado
lógico "0"), contemplam as piores condições de funcionamento. As margens de ruído típico podem
ser maiores que 200mV [7.10].
O facto de as margens de ruído dos dispositivos ECL serem afectadas pela temperatura e
variações da tensão de alimentação, é um dado a ter em conta no projecto de sistemas. O efeito da
temperatura nas características estáticas é devido, principalmente, à variação das tensões das
junções base-emissor dos transístores, em particular os de saída.
Igualmente importante, é a variação dos níveis de saída em função de flutuações na tensão
de alimentação VEE. O nível lógico "1" é relativamente imune a essas flutuações, e qualquer
alteração será inferior a 5% de ∆ VEE. A alteração do nível lógico "0" é função da relação de
resistências do amplificador diferencial (RC/RE) e vale cerca de 25% de VEE.
7.5.2 - Características dinâmicas
Os dois parâmetros dinâmicos mais importantes são o tempo de propagação e o tempo de
comutação (tempo de subida e tempo de descida).
O tempo de propagação mede o tempo de resposta do circuito a um sinal na entrada; esse
tempo é medido entre pontos a 50% das amplitudes dos respectivos sinais de entrada e saída.
Embora seja fácil medir os atrasos de propagação com base nessa definição, esta não é consensual.
Há autores que referem que a medição exacta desse tempo devia ser feita em relação a VBB.
Tipicamente, os tempos de propagação para uma porta ECL 10K rondam os 2ns.
Os tempos de comutação dão uma indicação sobre a frequência máxima de funcionamento, e
as perturbações de alta frequência provocadas no sistema pelo flanco do sinal. Estes tempos são
medidos entre 10% e 90% da amplitude do sinal e valem aproximadamente 3.5ns. Nas famílias mais
avançadas (10KH e 100K) os tempos de comutação costumam ser medidos entre 20% e 80% para
dar uma ideia melhor do sinal na vizinhança da zona de transição (entre 10% e 90%, as medições
podem ser perturbadas por pequenas flutuações na proximidade dos níveis "um" e "zero").
Capítulo 7 7.19
________________________________________________________________________________Apontamentos de Electrónica Rápida
Convém referir que nas especificações dos fabricantes, os circuitos de medição utilizados
para obtenção dos parâmetros ac utilizam VTT como massa, ou seja, fazem um deslocamento
positivo de 2V em todas as tensões de alimentação, o que facilita, grandemente, o acoplamento de
geradores de sinais e osciloscópios.
Como acontecia com as características estáticas, os parâmetros ac são igualmente
dependentes da temperatura e da tensão de alimentação pelo que geralmente, os fabricantes incluem
nas suas especificações taxas de variação dos tempos com temperatura e a tensão de alimentação.
[7.9], [7.5].
7.6 - REGRAS DE PROJECTO DE SISTEMAS COM TECNOLOGIA ECL
Na concepção de sistemas digitais os projectistas estão habituados a encarar os componentes
como meras "caixas pretas". Todavia, na realização de sistemas complexos e rápidos esta
abordagem não deveria ser seguida por não ter em conta problemas de funcionamento importantes.
Quando sistemas e placas falham, as pessoas envolvidas na engenharia digital não possuem os
conhecimentos necessários de modo a analisar a falha. Nesse sentido, é imperativo que essas
pessoas se empenhem em rever os conceitos básicos e a natureza exacta de um sinal lógico.
Os projectistas, quando colocados perante as regras restritivas dos comprimentos das
ligações ou da capacidade em corrente de saída para a tecnologia ECL, receiam não poder tirar
partido das altas velocidades permitidas (≤2ns). Só que essas regras podem ser eliminadas e ao
mesmo tempo reduzir-se a diafonia e o ruído do sistema para níveis abaixo dos limites toleráveis
usando, simplesmente, linhas de transmissão com terminações que minimizem as reflexões.
7.6.1 - Comportamento de um sinal rápido numa ligação
O objectivo de uma ligação em qualquer sistema digital é transmitir informação de um nó do
circuito para outro nó. Quando a informação do sinal presente na linha varia, é necessário um
intervalo de tempo finito para que essa variação percorra o caminho desde o terminal emissor até ao
terminal receptor [7.11]. Quando a frequência do sinal aumenta, o comportamento dinâmico de uma
ligação torna-se importante pois a duração dos flancos ascendente e descendente dos sinais lógicos
que percorrem as ligações diminui. São estes tempos de comutação que definem a frequência
máxima de trabalho do circuito e, que ditam ou não a necessidade de recorrer ao modelo da linha de
transmissão para estudar a interligação de portas.
O maior constrangimento no projecto de sistemas com ECL, comparativamente a projectos
utilizando famílias lógicas mais lentas, é o facto de os tempos de comutação serem comparáveis ao
7.20 Capítulo 7
________________________________________________________________________________Apontamentos de Electrónica Rápida
tempo de propagação do sinal na linha entre portas: numa ligação de 30cm um flanco propagar-se-á
em 1ns. Tal facto tem duas consequências.
A primeira é que os atrasos de propagação numa ligação tornam-se uma parte significativa
do tempo total de propagação dos sinais entre nós do circuito. O layout do circuito tem que ser
cuidadosamente planeado de modo a minimizar os comprimentos dos caminhos críticos, e mais
importante ainda, os comprimentos das linhas de relógio têm que ser iguais em sistemas síncronos
para assegurar a inexistência de atrasos em que os estados lógicos se confundem (hazards).
A segunda consequência é que as reflexões que ocorrem sempre no fim de uma linha não
adaptada não são mais dissimuladas pela transição do sinal da porta excitadora. Uma porta com um
tempo de subida de 2ns, ao excitar uma ligação de 30cm já completou, provavelmente, a sua
transição antes de a tensão no terminal receptor iniciar a sua variação. As reflexões originam no fim
da linha dois fenómenos importantes no desempenho do sistema: a sobre-elevação (overshoot) e a
sub-elevação (undershoot). Overshoot excessivo nos flancos ascendentes deve ser evitado em
sistemas ECL pois pode colocar o transístor de entrada na saturação, e daí retardar a velocidade do
circuito. Por outro lado, o undershoot pode colocar a tensão de entrada no interior da região limiar e
portanto, causar transições erróneas na saída da porta excitadora.
A solução para este problema é usar linhas de impedância constante e correctamente
terminadas no sentido de minimizar as reflexões.
Quando o tempo de propagação numa ligação excede o dobro do tempo de subida do sinal
(linhas electricamente longas), a linha surge como uma carga resistiva para a saída da porta
excitadora. O valor dessa carga iguala a impedância característica e é independente da carga dc e ac,
porventura existente, no fim da linha. A carga ac deve ser encarada como um factor que influência
directamente o valor da impedância característica da linha e o seu tempo de propagação.
Para linhas electricamente curtas, o circuito excitado vê uma combinação da impedância
característica e da carga das linhas. O efeito de Z0 mantém-se durante a variação do sinal e das
subsequentes reflexões. Depois de o sinal estabilizar, o circuito apenas vê a carga ac e dc adicionada
à impedância característica da linha. As reflexões num condutor surgem quando o sinal vê uma
alteração na impedância característica. Os coeficientes de reflexão cuja definição foi feita no
Capítulo 1 são usados para determinar as amplitudes das reflexões do sinal na linha.
Um método comum de controlar as flutuações (ringing) do sinal na linha consiste em
limitar o comprimento da ligação. Para um desempenho aceitável, é habitual fazer com que o
comprimento máximo da linha Lmax obedeça à seguinte condição:
Lttr
pdmax <
2(7.7)
Capítulo 7 7.21
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em que tr é o tempo de subida da família lógica e tpd é o tempo de propagação da linha por unidade
de comprimento.
Esta condição implica uma sub-elevação máxima de 12% e uma sobre-elevação máxima de
35%. Linhas com comprimento que verificam a condição acima designam-se por linhas
electricamente curtas.
Dado que o tempo de propagação tpd aumenta com a carga capacitiva, o comprimento
máximo de uma linha diminui com o fanout. Convém recordar que a impedância de entrada de uma
porta ECL é equivalente ao paralelo de uma resistência elevada (50KΩ) com uma capacidade de
cerca de 3pF.
Assim para a família 10K, cujos tempos de comutação são 3.5ns (10%-90%), o
comprimento máximo para as ligações varia entre os 10cm e os 20cm, dependendo de Z0, da carga e
da constante dieléctrica do substrato.
O factor chave para o controlo das reflexões sem restrições no comprimento das ligações ou
na carga é a eliminação da primeira reflexão no fim, ou no princípio da linha. Uma linha de
transmissão tem coeficiente de reflexão nulo no seu terminal receptor se excitar uma carga de
impedância igual à sua impedância característica. Se o coeficiente de reflexão num desses pontos
for nulo, não haverá reflexões e, portanto, distorções na forma de onda. Para isso basta fazer a
adaptação da linha, ou seja, terminá-la com uma resistência de valor igual a Z0. Só que a adaptação
de uma linha de transmissão pressupõe o conhecimento aproximado de Z0. Tais pressupostos
conduzem-nos à necessidade da presença de um plano de massa.
7.6.2 - Linhas não adaptadas
Para pequenas ligações recorre-se, geralmente, a linhas não terminadas. Dois esquemas são
possíveis com este tipo de configuração de linha conforme a localização da resistência de pulldown:
no fim ou no início da linha. Uma ligação com a resistência de pulldown no início da linha constitui
o caso mais desfavorável de uma linha não terminada (linha em aberto). Se o comprimento desta
linha ultrapassar um determinado valor, o overshoot e o undershoot excederão as margens de ruído
garantidas. A solução para este problema, se quiser manter a configuração, é diminuir o
comprimento da ligação ou colocar a resistência de pulldown no fim da linha (figura 7.15).
A escolha da resistência de pulldown RE é determinada pela necessidade de realização de
uma transição descendente completa (cerca de 900mV) no início da linha sem que o transístor de
saída da porta excitadora se coloque fora da zona activa.
7.22 Capítulo 7
________________________________________________________________________________Apontamentos de Electrónica Rápida
Zo
VEE
RC
VEE
RC
Figura 7.15 - Ligação de portas ECL com linhas não terminadas
7.6.3 - Linhas terminadas em paralelo
As portas ECL podem fornecer corrente para linhas terminadas por -2 V através de
resistências de 50Ω (caso mais desfavorável). Esta tensão de terminação (VTT=-2V) é necessária
dado que a utilização de VEE envolveria demasiada dissipação de potência.
Em circuitos onde o fanout se encontra distribuído ao longo da linha, este tipo de terminação
deve ser utilizado. Como já foi referido, tanto Z0 como tpd são afectados pela carga distribuída das
linhas. Essa dependência traduz-se através de duas expressões [7.12]:
Z ZCCO O
d
o′ = +1 (7.8)
t tCCpd pd
d
o′ = +1 (7.9)
onde Cd representa a capacidade de carga por unidade de comprimento e Co é a capacidade
intrínseca da linha por unidade de comprimento.
É de salientar que o uso de linhas de transmissão de baixa impedância característica (linhas
largas) pode conduzir a desempenhos mais rápidos por parte do sistema; isto porque, essas linhas
exibem valores mais elevados das capacidades intrínsecas pelo que são menos susceptíveis a
variações nos parâmetros das linhas devido à carga.
Para sistemas de grande envergadura, onde a potência total é um factor importante, todas as
linhas devem ser terminadas em paralelo com uma tensão de -2V. Trata-se da maneira mais
eficiente de terminar circuitos ECL. No entanto, a necessidade de uma fonte de alimentação
adicional constitui um aspecto negativo. Uma alternativa consiste em recorrer a um circuito com
divisão resistiva cujo equivalente de Thévenin seja uma resistência igual a Z0 em série com uma
fonte de tensão de -2V. (figura 7.16). R1 e R2 podem ser calculadas da seguinte maneira:
Capítulo 7 7.23
________________________________________________________________________________Apontamentos de Electrónica Rápida
R2=2,6ZO R1=R2/1,6 (7.10)
R2
VEE
ZoR1
Figura 7.16 - Terminação paralelo usando um circuito com divisor resistivo
7.6.4 - Linhas terminadas em série no emissor
A terminação série obtém-se pela inserção de uma resistência RS em série com a saída da
porta excitadora (figura 7.17). Numa linha terminada em série elimina-se as reflexões no acesso de
entrada no sentido saída-entrada. O valor de RS mais o valor da impedância de saída da porta
(normalmente entre 7Ω e 10Ω) deve igualar o valor da impedância característica Z0 da linha de
transmissão.
ZoRS C
RC
VEE
A B
Figura 7.17 - Terminação série
Uma vantagem da utilização desta técnica de terminação reside no facto de ser necessário,
apenas, uma fonte de alimentação. A terminação paralelo com divisão resistiva requer, igualmente,
uma só fonte de alimentação, mas consome mais potência.
7.6.5 - Linhas com resistência série de atenuação
A terminação série, abordada no parágrafo anterior, constitui o caso limite da utilização de
uma resistência série. Na realidade, as duas técnicas diferem no valor da resistência usada e nos seus
objectivos. Enquanto que a terminação série utiliza uma resistência de valor igual à impedância da
linha menos a impedância de saída da porta e preconiza a eliminação total das reflexões, a utilização
de uma resistência série de valor bastante pequeno tem por objectivo a atenuação das amplitudes da
7.24 Capítulo 7
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sobre-elevação e da sub-elevação. Esta resistência é bastante mais pequena que a impedância da
linha; no entanto a sua inserção numa linha carregada com alta impedância permite a utilização de
um comprimento de ligação bastante maior.
PROBLEMAS
7.1 - Estudo de uma porta básica ECL
Considere o circuito da figura que é uma versão simplificada de uma porta ECL para determinar a
característica de transferência da função OR. Os transístores têm as seguintes características: ß=100,
VBE=0.75V@1mA, VCEsat=0.3V.
a) Trace essas característica indicando os valores de VOH, VOL, VIH e VIL.
b) Determine as margens de ruído do nível lógico "1" e "0".
c) Calcule o valor da potência dissipada no circuito, quando a entrada está a "0".
220Ω 245ΩQ
Q
Q
v50Ω
779Ω50Ω
vV
-1,32Vv
3
NOR
V =-2VT-V (-5,2V)EE
V =-2VT
IA QR
2R
OR
7.2 - Característica de transferência de uma porta "NOR" ECL
Considere o circuito da figura que permita determinar a função de transferência da função NOR. Os
transístores têm as seguintes características: ß=100, VBE=0.75V@1mA, VCEsat=0.3V.
220Ω
Q
779Ω
vIA
50Ω
Q3
vNOR50Ω
-5,2V -5,2V -2V(V )T
a) Para vI=VIH=-1,205V, determine vNOR.
b) Para vI=VOH=-0.88V, determine vNOR.
Capítulo 7 7.25
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c) Determine a inclinação da função de transferência no ponto vI=VOH=-0.88V.
d) Determine o valor de vI para o qual QA satura.
7.3 - Ligações em PCB (Printed Circuit Board)
Para sinais cujos tempos de subida e de descida são iguais a 3.5ns, qual o comprimento máximo das
ligações não terminadas entre portas para se obter uma relação entre tempo de subida e tempo de
retorno de 5:1?
Considere que o sinal se propaga com velocidade igual a 2/3 da velocidade da luz (30cm/ns).
7.4 - Linhas não terminadas
Considere o circuito da figura que representa uma ligação entre duas portas ECL.
a) Determine o valor máximo de RE (resistência de pulldown) para que o transístor de saída não
corte (RL=∞).
b) Se RE=∞ qual o valor máximo da carga da linha (RL) para que o transístor de saída não corte.
…
R
V
R
V
L
EE EE
L
ZO
7.5 - Linhas terminadas em paralelo
Considere o circuito da figura. Calcule o valor de R1 e R2 de modo a que a linha fique adaptada e
terminada por -2V.
…
R2
Z =75ΩO R1
-5,2V
7.6 - Linhas terminadas em série
Calcule Rs sabendo que a resistência de saída de uma porta ECL e ro=7Ω. Trace as formas de onda
em B e C sabendo que a forma de onda em A é a seguinte:
3TDA
7.26 Capítulo 7
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Calcule o fanout sabendo que iI=160µA e que a margem de ruído não pode diminuir mais que
45mV.
-5,2V
…Z0=75Ω CBA
270Ω
RS
REFERÊNCIAS
[7.1] - Jonh Bond, "High-speed logic Careful Design", Computer Design, Outubro 1987.
[7.2] - V. Ramakrishnan, "Modified Feedback ECL Gate for Gb/s Applications, IEEE Journal of
Solid-State Circuits, vol.34, no2, pp. 205-211, Fevereiro 1999.
[7.3] - Keneth Chan, "ECL Technology Suits High-Speed Logic Systems", EDN, Janeiro 1986.
[7.4] - William Blood, MECL Design Handbook, 4a edição, MOTOROLA INC., 1983.
[7.5] - Fairchild Camera and Instrument Corporation, "F100K User's Handbook", 1980.
[7.6] - L.J. Reed, B. Ligget, "Upgraded Logic Family Boots System Design", Electronic Design,
Agosto 1980.
[7.7] - Dave Bursky, "Advanced ECL family Boots Performance Threefold", Electronic Design,
Julho 1987.
[7.8] - J. Journeau, S. Martin, M. Rappeneau, "La Logique ECL: Technologie et Performances",
TLE, Outubro 1982.
[7.9] - Motorola INC., "MECL Device Data", 1a ediçào, 1985.
[7.10]- Tom Balph, "Understanding MECL 10,000 DC and AC Data Sheet Specifications",
Motorola INC., Nota Técnica AN-701, 1974.
[7.11]- Malcom Davidson, "Understanding the High Speed Digital Logic", Computer Design,
Novembro 1982.
[7.12]- N. L. Bragg, "ECL for TTL Designer", Electronic Engineering, Outubro 1980.