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Eletrônica IIEE640

Tecnologia para microfabricação

Professor Fabiano Fruett

UNICAMP – FEEC - DSIFSala 207

www.dsif.fee.unicamp.br/~fabiano

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A familiarização com as várias etapas do processo de fabricação

colabora diretamente com as etapas de desenvolvimento,

encapsulamento e teste dos Circuitos Integrados

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Primórdios da microeletrônica

Primeiro transistor a contato (germânio), 1947John Bardeen and Walter Brattain

Bell Laboratories

Válvulas (Triode), 1906Lee De Forest

1906 1947

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Evolução …

Intel Pentium II, 1997Clock: 233MHz

Número de transistors: 7.5 MGate Length: 0.35

Primeiro circuito integrado(germânio), 1958Jack S. Kilby, Texas Instruments

Continha cinco componentes, três tipos:Transistores, resistores e capacitores

1958 1997

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Silício na natureza

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Tarugo de silício mono-cristalino

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Base para indústria (nano e micro) microeletrônica

... e tambémpara sensores e atuadores integrados

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Etapas normalmente presentes na tecnologia planar para microeletrônica

• Deposição

• Oxidação

• (Foto)Litografia

• Etching

• Difusão

• Implantação iônica

No processo de manufaturaplanar, dispositivos em trêsdimensões são construídos nosubstrato do wafer usandocamadas empilhadas demateriais diferentes que estãoalinhados em um padrão bi-dimensional.

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Fonte: http://www.sandia.gov/

Ambiente controlado:

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Fluxo do processo de fabricação planar

A complexidade do processo está relacionada ao número de máscaras.

DifusãoImplantação

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Oxidação

• Atmosfera oxidante e alta temperatura (500 até 1200 °C).

• Oxidação seca

• Oxidação úmida 22 OSOS ii ⇔+

222 22 HOSOHS ii +⇔+

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Como ocorre a oxidação:

O Si é consumido, pois a oxidação ocorre na interface Si-SiO2

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Principais funções do SiO2

• Proteção (passivante) de junções pn contra umidade e outros contaminantes.

• Isolante elétrico entre componentes e interconexões.

• Dielétrico para capacitores metálicos e isolante de porta dos MOS.

• Máscara para definição das áreas de difusão ou implantação de impurezas.

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Deposição

Filmes finos são materiaisessenciais para afabricação de sensoressemicondutores. Asucessiva deposição eimpressão do padrão(gravação) de um filmefino sólido de 0.1 a 50µmde espessura é utilizada.Filmes finos podem serdepositados no substratopor meio químico oufísico.

Exemplos de Técnicas de deposição:

• Spin casting

• Deposição por evaporação

• Crescimento epitaxial

• Oxidação

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Spin casting:

Utilizado para deposição de materiais orgânicos, tais como filmes fotosensíveis (fotoresiste ou simplesmente resiste)

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Deposição por Evaporação

Filmes finos podem ser evaporados. O evaporador consiste de uma câmara de vácuo no qual o material a ser depositado é aquecido.

• Chemical Vapor Deposition (CVD)

• Low-pressure thermal CVD (LPCVD)

• Physical Vapor Deposition (PVD)

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CVD Chemical Vapor Deposition

Processo utilizado para deposições de filmes isolantes, semicondutores e condutores:

• Nitreto Si3N4 e Oxinitreto de Silício SiOxNy

• Silício policristalino

• Metais

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CVD

Gases ou vapores reagem quimicamente, levando à formação de um sólido sobre o substrato.

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Principais funções dos filmes depositados

– Máscara para corrosão do Si (microestruturas)

– Passivação de superfície

– Isolação de regiões ativas

– Dielétricos (MOSFET, MISFET, capacitores etc)

– Metalização para interconexões (trilhas)

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Crescimento Epitaxial

• Processo especial de CVD

• Deposição de uma camada de Si acima do substrato (semente)

• Normalmente a camada epitaxial é dopada com cargas opostas que a do substrato 2 2SiH Cl Si+2HCl→

Fonte: Silicon Sensors, S. Middelhoek, S. A. Audet and P.J. French

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(Foto)Litografia

• Processo de transferência do padrão de cada máscara

• Uma fina camada de material orgânico fotossensível (fotoresistente) é depositada sobre o wafer.

• A máscara é cuidadosamente alinhada sobre a superfície do wafer e exposta à luz, o fotoresiste torna-se solúvel.

• A camada é então revelada para produzir o traçado desejado sobre a superfície.

Deposição do fotoresiste

Mascaramento UV

Revelação do fotoresiste

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Luz ultra violeta ou ultravioleta profundo são utilizados para expor o material fotoresistente.

Sistema de exposição

Fonte: V. Baranauskas, Processos de microeletrônica , Camoinas 1990

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Extreme ultraviolet (EUV) light lithograph

Permite resoluções litográficas abaixo de 0.1 µm, podendo chegar a 0.03 µm!

Fonte: http://www.sandia.gov/

Fatores limitantes da fotolitografia:• Alinhamento• Resolução do padrão da máscara

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Litografia - Etching

• A camada resultante fica então protegida e não sofre a corrosão (etching) dos agentes químicos usados para corroer o dióxido de silício ou o alumínio. Isto permite a preparação para os processos subseqüentes (difusão, etching, implantação etc)

Etching do SiO2

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• Etching:– Processo de remoção do

material não protegido

– Etching horizontal causa ¨undercut

– Etching “preferencial” pode ser usado para minimizar “undercut”

• Técnicas de Etching:– Etching químico: remoção

química de materiais desprotegidos

– Etching seco ou por plasma: usa gases ionizados ativados quimicamente por um plasma gerado por RF

Si

SiO2

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Difusão

• Átomos dopantes são difundidos através da rede cristalina (alta concentração => baixa concentração)

• Processo térmico (alta temperatura 700 –1200 °C)

• A profundidade com que as impurezas se difundem são controladas pela temperatura e pelo tempo de processo

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Dopantes: tipo-p ou tipo-n• Nível de dopagem típico: 1015 até 1020

átomos/cm3

– O Si tem 5.2×1022 átomos/cm3

• Dopagem tipo n (P, As)

• Dopagem tipo p (B, Ga, Al)

• Dopantes indesejáveis (Au, Fe, Cu, Ni)

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Difusão por fonte constante

O wafer é exposto à uma fonte de impurezas durante todo o tempo de difusão.

Perfil de dopagem

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Difusão por fonte limitada O wafer é exposto brevemente às impurezas, onde uma fina camada de dopantes é estabelecida na superfície. Depois disto esta camada de impurezas serve de fonte de impurezas para o resto do ciclo de difusão.

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Implantação de íons

• As impurezas são aceleradas, chocando-se contra a superfície do wafer

• Processo não necessita de alta temperatura• Permite um excelente controle das doses de

implantaçãoDesvantagens:

Pode causar defeitos na rede cristalinaChanneling (dopantes implantados podem alcançar uma profundidade indesejadaProcesso relativamente caro

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Deslocamento de íons através da rede devido ao processo de implantação

A estrutura do cristal pode influir no deslocamento,

alterando a profundidade da implantação

Fonte: Jaeger

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Estrutura do cristal para três orientações diferentes

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IE 012 Sequência de etapas de um processo CMOS poço n

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(a) Define n-well diffusion (mask #1)

(b) Define active regions (mask #2)

(e) n+ diffusion (mask #4)

(f) p+ diffusion (mask #5 )

(c) LOCOS oxidation (g) Contact holes (mask #6)

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Figure A.3 (Continued)

(d) Polysilicon gate (mask #3) (h) Metallization (mask #7)

Sequência de etapas de um processo CMOS poço n (continuação)

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Figure A.4 Cross-sectional diagram of an n- and p-MOSFET.

Seção transversal para os transistores MOSFET canal n e canal p

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Figure A.5 Cross sections of resistors of various types available from a typical n-well CMOS process.

Seção transversal para alguns tipos de resistores disponíveis nesta tecnologia

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Figure A.6 Interpoly and MOS capacitors in an n-well CMOS process.

Seção transversal para alguns tipos de capacitores disponíveis nesta tecnologia

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Figure A.7 A pn junction diode in an n-well CMOS process.

Diodos de junção pn

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Figure A.8 Cross-sectional diagram of a BiCMOS pro cess.

Processo BiCMOS

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Figure A.9 A lateral pnp transistor.

PNP Lateral

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Transistores PNP em CMOS

EBC(Sub)

N+N+ P+N-epi

E B SubC

N+P+ P+N-epi

P-Substrate

Vertical Lateral

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Figure A.12 A CMOS inverter schematic and its layo ut.

Inversor CMOS

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Figure A.13 Cross section along the plane AA ′′′′ of a CMOS inverter.

Seção transversal do Inversor CMOS

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Figure A.14 A set of photomasks for the n-well CMOS inverter. Note that each layer requires a separate plate: (a), (d), (e), and (f) dark-field masks; (b), (c), and (g) clear-field mas ks.

Conjunto de máscaras do Inversor CMOS

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Seção transversal

8 µµµµm

400 µµµµm

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Exemplos de encapsulamentos

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FIM