Microeletrônica Tecnologias pós CMOS Aula 25 (27) 2019-1.pdfTrabalho 4 – Porta Nand 2 Esquemático, Leiaute e simulação de uma porta NAND CMOS em tecnologia C5 (0.3 µm). - Faça

Microeletrônica

Tecnologias pós CMOSAula 25 – (27)

(Tópicos especiais em microeletrônica)

Prof. Fernando Massa FernandesSala 5017 E

[email protected]

https://www.fermassa.com/Microeletronica.php

Trabalho 4 – Porta Nand

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Esquemático, Leiaute e simulação de uma porta NAND CMOS em tecnologia C5 (0.3 µm).

- Faça o projeto do esquemático e do leiaute utilizando o software Electric.

- O arquivo de simulação deverá ser gerado em código spice.

- Siga o tutorial 4 do site cmosedu: (http://cmosedu.com/videos/electric/tutorial4/electric_tutorial_4.htm)

Parte 1 – Estime a área total em mícrons-quadrados (µm2) ocupada pela porta NAND

Parte 2 – Simulação c.a. do leiaute (lay)→ Deve ser considerada uma carga de 250fF conectada na saída do inversor

→ Obtenha o Gráfico (Vout e Vin) x tempo (ns)→ Obtenha o Gráfico [I(vdd) e I(cload)] x tempo (ns)

Parte 3 – A partir do gráfico (Vout e Vin) x tempo (ns) obtenha os tempos de atraso (tPHL e t PLH)

Parte 4 – considerando que a carga de 250fF é bem maior que a capacitância parasítica da porta, estime a potência média dissipada em µW/MHz.

Revisão


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Código SPICEvdd vdd 0 dc 5vin in 0 dc 0 pulse 0 5 20n 0 0 20n 40n 4cload out 0 250fF.tran 0 200n.include … /C5_models.txt

Revisão


4




Código SPICEvdd vdd 0 dc 5vin in 0 dc 0 pulse 0 5 20n 0 0 20n 40n 4cload out 0 250fF.tran 0 200n.include … /C5_models.txt

Revisão


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- Faça o projeto do esquemático e do leiaute utilizando o software Electric.

- O arquivo de simulação deverá ser gerado em código spice.

- Siga o tutorial 4 do site cmosedu: (http://cmosedu.com/videos/electric/tutorial4/electric_tutorial_4.htm)

Enviar arquivo compactado do trabalho (.zip) para o email [email protected], contendo:

1. Arquivo do Electric (.jelib) 2. Arquivos do LTSpice (.spi) – lay3. Síntese em arquivo pdf, contendo o esquemático, layout, e os dois gráficos.

Nome do arquivo: Exemplo

FernandoMF_Trab4_2018(2)_Microeletronica.zip

Data de entrega: 14/06 (sex)

Revisão

mailto:[email protected]

Trabalho 4 – Comentários→ Critérios gerais:

→ Leiaute e esquemático no Electric (4,0)→ Tecnologia C5 (300 nm, mocmos)→ DRC, ERC e NCC→ Eficiência geral do leiaute

→ Consistência dos arquivos .spi (leiaute e esquemático) em relação aos objetivos da simulação

→ Parte 1 – Estimativa da área em µm2 (1,0)

→ Parte 2 – Simulação C.A. do leaiute (.lay) (1,5)→ Obtenção dos gráficos corretamente

→ Parte 3 – Obtençao dos tempos de atraso TPHL e TPLH (1,5)

→ Parte 4 – Estimativa da potência média dissipada (2,0)

Trabalho 5 – Oscilador em anel

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Parte 1 – Projeto do esquemático e Leiaute de um oscilador em anel de 11 estágios fabricado em tecnologia C5 (0.3 µm). → Siga o tutorial 5 do site cmosedu:

(http://cmosedu.com/videos/electric/tutorial5/electric_tutorial_5.htm)

Parte 2 – Simulação do oscilador em anel de 11 estágios fabricado em tecnologia C5 (0.3 µm). Parte 3 – Análise.

Data de entrega: 04/07/19 (qui)


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Parte 1 – Projeto do esquemático e Leiaute de um oscilador em anel de 11 estágios fabricado em tecnologia C5 (0.3 µm). - Faça o projeto do esquemático e do leiaute utilizando o software Electric.

→ Siga o tutorial 5 do site cmosedu: (http://cmosedu.com/videos/electric/tutorial5/electric_tutorial_5.htm)

Parte 2 – Simulação do oscilador em anel de 11 estágios fabricado em tecnologia C5 (0.3 µm). - O arquivo de simulação deverá ser gerado em código spice.

→ Simule o esquemático e obtenha o Gráfico V(osc_out) x tempo→ A partir da simulação do esquemático

determine a frequência de oscilação – fosc(sch)

→ Simule o leiaute e obtenha o Gráfico V(osc_out) x tempo→ A partir da simulação do leiaute

determina a frequência de oscilação – fosc(lay) Parte 3 – Análise (síntese do trabalho em .pdf contendo os gráficos e os resultados):

→ Compare os valores fosc(sch) e fosc(lay) obtidos e explique a diferença entre eles.→ Compare o produto da freq. pelo número de estágios ( fosc(lay) x n (estágios) ) obtido

da simulação em relação ao valor obtido a partir de medidas experimentais realizadas pela MOSIS.


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MOSIS WAFER ACCEPTANCE TESTS RUN: T89Y VENDOR: AMISTECHNOLOGY: SCN05 FEATURE SIZE: 0.5 microns CIRCUIT PARAMETERS UNITS Inverters K Vinv 1.0 2.02 volts Vinv 1.5 2.29 volts Vol (225 uA) 2.0 0.30 volts Voh (225 uA) 2.0 4.68 volts Vinv 2.0 2.47 volts Gain 2.0 -19.04 Ring Oscillator Freq. DIV256 (31-stg,5.0V) 94.47 MHz D256_WIDE (31-stg,5.0V) 156.13 MHz Ring Oscillator Power DIV256 (31-stg,5.0V) 0.45 uW/MHz/gate D256_WIDE (31-stg,5.0V) 0.94 uW/MHz/gate COMMENTS: SUBMICRON

Parte 3 – Análise:→ Compare o valor fosc(lay) x n (estágios) obtido da simulação em relação ao valor

obtido a partir de medidas experimentais realizadas pela MOSIS.


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Parte 1 – Projeto do esquemático e Leiaute de um oscilador em anel de 11 estágios fabricado em tecnologia C5 (0.3 µm). → Siga o tutorial 5 do site cmosedu:

(http://cmosedu.com/videos/electric/tutorial5/electric_tutorial_5.htm)

Parte 2 – Simulação do oscilador em anel de 11 estágios fabricado em tecnologia C5 (0.3 µm). Parte 3 – Análise.

Data de entrega: 04/07/19 (qui)

Enviar arquivo compactado do trabalho (.zip) para o email [email protected], contendo:

1. Arquivo do Electric (.jelib).2. Arquivos do LTSpice (.spi) – sch e lay.3. Síntese em arquivo pdf, contendo o esquemático, layout, os dois diagramas de sinais obtidos (sch e lay) e a descrição dos resultados.

Nome do arquivo: Exemplo

FernandoMF_Trab5_2019-1_Microeletronica.zip

mailto:[email protected]

Visão Geral - Tecnologia CMOS

Tecnologia planar. MOSFET. CMOS.

I. ConfiávelII. Baixo consumo de potênciaIII.Baixo custoIV.Escalonável

MOSFET (NMOS)- Metal-Oxide-Semiconductor Field-Effect-Transistor

CMOS - (Complementary Metal-Oxide Semiconductor)

→ Tecnologia Metal-Oxido Semicondutor Complementar (95% dos CIs atuais)

CMOS – Complementary Metal-Oxide-Semiconductor

* Tecnologia de metal-óxido e semicondutor complementar

→ Fabricação de NMOS e PMOS alternando diferentes camadas de materiais na mesma superfície.

Par Complementar

Visão geral – Tecnologia CMOS

Par MOSFET Complementar. → Inversor. → Porta Nand.

→ Circuitos digitais (Lógica Booleana) → Processadores Memórias Microcontroladores

CMOS – Tecnologia dominante na fabricação de CIs

Visão Geral - Tecnologia CMOS -

Visão geral – Tecnologia CMOS

Ex.: MOSFET – Fabricado em tecnologia CMOS de 130 nm

* Tecnologia do início dos anos 2000.

*Fabricação em tecnologia CMOS padrão

Regressão Histórica1946. Computador ENIAC

→ 17.000 válvulas termiônicas (160 kW)→ Complexidade = Perda de confiabilidade→ Tempo longo de reparação e manutenção→ Alto custo e grande espaço físico necessário→ Desenvolvimento inviável com essa tecnologia

http://museo.inf.upv.es/eniac/

Regressão Histórica

1959. Invenção do MOSFET (Metal-Oxide-Semiconductor Field-Effect-Transistor)

→ Laboratórios Bell→ Dawan Kahng & Martin Atalla

Regressão Histórica1963. Patente da tecnologia de fabricação CMOS (Complementary Metal-Oxide

Semiconductor)*→ Fairchield Semiconductor→ Frank Wanlass

1965. Formalização do conceito de escalabilidade do CI em silício(Lei de Moore)→ Intel (Fundador)→ Gordon Moore

“O número de transistores dobraa cada 18-24 meses”



1965. Formalização do conceito de escalabilidade do CI em silício (Lei de Moore)→ Intel (Fundador)→ Gordon Moore

1968. Primeiro Chip CI CMOS convencional (Logic gates series 4000) → Empresa RCA→ Grupo de Albert Medwin



1965. Formalização do conceito de escalabilidade do CI em silício (Lei de Moore)→ Intel (Fundador)→ Gordon Moore

1968. Primeiro Chip CI CMOS convencional (Logic gates series 4000) → Empresa RCA→ Grupo de Albert Medwin

1970’s. → Relógios digitais com tecnologia CMOS (economia de bateria)→ Desenvolvimento dos primeiros processadores

Hamilton Pulsar P1 Limited Edition (1972)

~US$ 12.000,00 atuais

Regressão Histórica1974. → Processador Intel 8080 de 8-bits

→ Calculadoras digitais→ Primeiros Kits para computadores pessoais

1981. Primeiro computador pessoal comercial (IBM-PC 5150)→ Processador Intel 8088 (~29.000 transistores, canal de 3 µm)

http://en.wikipedia.org/wiki/Moore%27s_law

286386

Pentium 4

“O número de transistores dobraa cada 18-24 meses”

Evolução do TransistorMetal/Óxido → Polisilício/Óxido. → (SOI) → Polisilício/Isolante. → Porta Tripla

FinFET

Wikipedia

2014

* Fonte: Intel

Evolução do Transistor

Wikipedia

* Efeitos de canal curto

→ Redução da mobilidade→ Intensificação do campo elétrico entre Fonte e Dreno (Vel. Saturação).→ Efeitos de campo elétrico vertical (dificuldade da carga se movimentar

paralelamente a superfície da interface Silício/Óxido de silício).→ Ruptura dielétrica no óxido de porta (GOX) e efeito de tunelamento.


Wikipedia


→ No inicio dos anos 2000→ Introdução de deformação por stress compressivo no canal de condução

→ Silício tensionado – Liga de SiGe nos contatos Fonte e Dreno


Wikipedia

* Khanna, Integrated Nanoeletronics, Springer (2016)


→ No inicio dos anos 2000→ Introdução de deformação por stress compressivo no canal de condução

→ Silício tensionado – Liga de SiGe nos contatos Fonte e Dreno


Wikipedia

* Efeitos de redução da espessura do GOX

→ Ruptura dielétrica e efeito de tunelamento.

→ Introdução de materiais de alta constante dielétrica (alto-k)→ Ex: Dióxido de háfnio (HfO2), k = 25, Gap = 5.8 eV.


Wikipedia

* Efeitos de redução da espessura do GOX

→ Ruptura dielétrica e efeito de tunelamento.

→ Anos 2006/2007 - Introdução de materiais de alta constante dielétrica (alto-k)→ Ex: Dióxido de háfnio (HfO2), k = 25, Gap = 5.8 eV.



Wikipedia

Tecnologia CMOS – SOI * Silicon-on-insulator

→ Ramificação da tecnologia CMOS para lidar com efeitos de canal cuto!


* Camada de óxido enterrada para preservar o controle do transporte no canal.

FD-SOI MOSFET



Tri-Gate→ Gate envolvendo todo o canal.

FinFET

https://www.oficinadanet.com.br/tecnologia/23033-o-que-e-tecnologia-finfet

Evolução do TransistorParadigma atual – FinFET on SOI 7 nm (2018)

Evolução do TransistorParadigma atual – FinFET on SOI 7 nm (2018)

Exemplos de Processos de fabricação comerciais

*Foundry Prices – Pra protótipos (pequena escala de fabricação).

* Preços em Euro – Ano 2018 - Para protótipos ocupando uma área mínima de 3 mm X 3 mm

* Em tecnologia de 130 nm.→ Custo de 1.500,00 Euros = 6.726,00 Reais

*Em tecnologia de 22 nm.→ Custo de 126.000,00 Euros = 565.000,00 Reais

Evolução da Microeletrônica - SMARTPHONES

Quanto transistores existem em um SMARTPHONE?

Ex. Samsung Galaxy S8

→ Lançamento em 2017, mais de 20 milhões de unidades vendidas.→ SoC (System-on-chip) Exynos Serie 9 (8895) → Primeiro SoC fabricado em processo FinFET de 10 nm


Quanto transistores existem em um SMARTPHONE?

Ex. Samsung Galaxy S8

Processador→ Qualcomm Snapdragon 835 => ~ 3.000.000.000

GPU → Adreno 540 => ~2.000.000.000

Memoria → 6 GB LPDDR 4x RAM => ~56.000.000.000

Armazenamento →128GB (Portas NAND) => ~400.000.000.000

Periféricos => ~1.000.000.000

Total aproximado de ~ 462.000.000.000 de Transistores FinFET de 10 nm

https://www.quora.com/How-many-transistors-are-there-in-the-average-smartphone

X 15.900.000 = Samsun Galaxy S8


1981

2017

SMART PHONES – Estimativa para mercado de periféricos par celular.

MEMS (Micro-Electro-Mechanical Systems)

→ Sistemas Microeletromecânicos

Ex.: Giroscópio do Iphone 4

SMART PHONESPelo que (exatamente) estamos pagando quando compramos um celular?

Franklin et al, Sub-10 nm Carbon Nanotube Transistor, Nano Lett., 12, 758−762 (2012)

O canal de condução do transistor é feito de nanotubo de carbono – Comprimento do canal é inferior a 10 nm

Evolução do TransistorTecnologias pós-CMOS

Nano-CMOS and Post-CMOS Electronics: Devices and Modelling, IET, London, UK 2016

GNRFET (graphene field-effect-transistor)

→ O canal de condução do transistor é feito de uma única camada atômica de grafeno

Evolução do TransistorTecnologias pós-CMOS

CMOS/Lab-on-a-Chip (LoC)

Uddin et al, Nanotechnology 24 (2013) 155501

Sensor de biomoléculas

→ Membrana nanoporosa integrada em um chip fabricado em tecnologia CMOS-padrão (300 nm).

→ Resolução para detecção de proteínas base-DNA.

→ Nanoporos com diâmetro ~10-70 nm.

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Microeletrônica Tecnologias pós CMOS Aula 25 (27) 2019-1.pdfTrabalho 4 – Porta Nand 2 Esquemático, Leiaute e simulação de uma porta NAND CMOS em tecnologia C5 (0.3 µm). - Faça