Notas de Aula 04 Aluno - cricte2004.eletrica.ufpr.brE1gina_Pastro/Notas_de_Aula... · • Comparador • Gerador de paridade • Multiplexador • Demultiplexador Exemplos de circuitos

ELETRÔNICA DIGITAl I 1

Ademar Luiz Pastro UFPR-Departamento de Engenharia Elétrica

CIRCUITOS COMBINACIONAIS Os circuitos digitais de um modo geral podem ser divididos em duas categorias principais:

• Circuitos Combinacionais (ou Combinatórios) • Circuitos Sequenciais

Circuitos Combinacionais são aqueles em que o sinal de saída depende única e exclusivamente das combinações dos sinais de entrada. Os circuitos deste tipo não possuem nenhum tipo de memória, ou seja, as saídas não dependem de nenhum estado anterior do circuito. Os circuitos combinacionais são compostos somente por portas lógicas. Outra categoria de circuitos digitais são os que possuem realimentação, ou seja, o sinal de saída depende não somente dos valores atuais dos sinais de entrada, mas também dos valores de estados anteriores do circuito. Estes circuitos são denominados circuitos seqüenciais. Os circuitos seqüenciais possuem, além de portas lógicas, algum tipo de dispositivo de memória. Exemplos de circuitos combinacionais:

• Codificador • Decodificador • Somador • Comparador • Gerador de paridade • Multiplexador • Demultiplexador

Exemplos de circuitos seqüenciais:

• Contador • Registrador • Controlador • Multiplicador

APLICAÇÃO DE UM SISTEMA DIGITAL Consideremos como exemplo inicial, o projeto de um sistema digital (Circuito Combinacional) para controlar o acionamento da ignição de um automóvel com transmissão automática, ativar um alarme quando as condições estabelecidas não forem satisfeitas, além de mostrar ao motorista qual a situação, através de um conjunto de leds indicadores existentes no painel do automóvel.



Na figura abaixo temos um diagrama esquemático do sistema:

Sistema de

Controle

Sensor do Câmbio

Sensor do Freio

Sensor da Porta

Sensor do Cinto

Partida

Alarme

Led do Câmbio

Led do Freio

Led da Porta

Led do Cinto

M

F

P

C

PA

AL

LM

LP

LC

LF

O automóvel possui os seguintes sensores, com seus respectivos valores lógicos correspondentes à cada situação:

Sensor do Câmbio: ⎩⎨⎧==

neutro de diferente posição , 0 neutro posição , 1

M

Sensor do Freio de Estacionamento: ⎩⎨⎧==

livre , 0 acionado , 1

F

Sensor da Porta: ⎩⎨⎧==

aberta , 0 fechada , 1

P

Sensor do Cinto de segurança: ⎩⎨⎧==

aberto , 0 fechado , 1

C

Ao ser acionada a ignição, os seguintes requisitos devem ser obedecidos para que a partida seja efetivada:

• a) Para dar a partida, o câmbio deve estar na posição neutro. Caso não esteja soar o alarme e acender o LED correspondente ao câmbio no painel

• b) Se a porta estiver aberta, a partida será dada somente se o freio de estacionamento estiver acionado. Caso não esteja, soar o alarme e acender o LED correspondente.

• c) Se o cinto de segurança estiver aberto, será acionada a partida, porém o alarme deverá soar e o LED correspondente ao cinto deverá acender.



As tabelas verdade correspondentes ao sistema proposto estão mostradas abaixo:

M F P C PA AL LM LF LP LC 0 0 0 0 0 1 1 1 1 1 0 0 0 1 0 1 1 1 1 0 0 0 1 0 0 1 1 1 0 1 0 0 1 1 0 1 1 1 0 0 0 1 0 0 0 1 1 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 0 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 1 0 0 0 0 1 0 1 1 1 1 0 0 1 0 1 0 1 1 0 1 0 1 0 1 1 0 1 0 1 1 0 1 1 1 0 0 1 0 0 1 1 0 0 1 1 0 0 1 1 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 1 1 1 1 1 1 0 0 0 0 0

As funções lógicas para o acionamento da partida e para o alarme são, respectivamente: PA = Σ(10,11,12,13,14,15) AL = Σ(0,1,2,3,4,5,6,7,8,9,10,12,13,14) Utilizando o mapa de Karnaugh para encontrar a expressão mínima das funções, temos:

MPMFPA += CPMAL ++=

1

1

1 1

1 1

M

F

P

C1 1 1 1

1 1 1 1

1 1 1 1

1 1

M

B

P

C



As funções correspondentes ao acionamento dos LED’s no painel são as seguintes: MLM = FLF = PLP = CLC = O circuito combinacional que realiza as funções encontradas acima é o seguinte:

M F P C

PA

AL

LM

LF

LP

LC

A implementação física do circuito pode ser feita de várias maneiras, a saber:

• Projeto de circuito integrado específico (microeletrônica) • Utilização de Dispositivo de Lógica Programável (PLD) • Montagem a partir de componentes discretos

Exemplos de componentes discretos disponíveis comercialmente:

• 7400: 4 portas NAND de 2 entradas • 7402: 4 portas NOR de 2 entradas • 7404: 6 portas NÃO • 7408: 4 portas E de 2 entradas • 7410: 3 portas NAND de 3 entradas



• 7411: 3 portas E de 3 entradas • 7420: 2 portas NAND de 4 entradas • 7421: 2 portas E de 4 entradas • 7427: 3 portas NOR de 3 entradas • 7430: 1 porta NAND de 8 entradas • 7432: 4 portas OU de 2 entradas • 7486: 4 portas XOR

Níveis Lógicos Nos circuitos digitais, os dois valores possíveis para as variáveis lógicas são representados por dois níveis diferentes de tensão. Em uma lógica positiva, o bit “1” é representado por um nível alto de tensão, enquanto o bit “0” é representado por um nível baixo de tensão. Assim: Tensão alta (high) = 1, Tensão baixa (low) = 0 Os níveis de tensão utilizados para representar os valores lógicos 1 e 0 são chamados níveis lógicos. Numa situação ideal, um nível de tensão representa a condição “alta” e outro nível de tensão representa a condição “baixa”. Na prática, a condição “alta” pode ser representada por um valor de tensão situado entre um valor mínimo e um valor máximo especificado para aquela condição. Da mesma forma, a condição “baixa” pode ser representado por uma valor de tensão entre o mínimo e o máximo especificado. Na figura abaixo, está representada esta situação:

Níveis Lógicos

Os valores VHMax, VHmin, VLmax e VLmin dependem da tecnologia utilizada no circuito.

VHmax

VHmin

VLmax

VLmin

Tensão “alta” bit “1”

Tensão “baixa”

Indefinido



Níveis Lógicos para a família TTL Para os dispositivos da família TTL, os valores limites dos níveis lógicos estão mostrados na figura abaixo:

Níveis Lógicos TTL

ENTRADA SAÍDA Níveis Lógicos para a família CMOS Considerando uma tensão de alimentação de 5V, os valores limites dos níveis lógicos para os dispositivos da família CMOS estão mostrados na figura abaixo:

Níveis Lógicos CMOS

ENTRADA SAÍDA

VIHmax

VIHmin

VILmax

VILmin

Nível alto -“1”

Nível baixo - “0”

Indefinido

VIH

VIL

3,5V

1,5V

0,0V

5,0V VOHmax

VOHmi

VOLmax

Nível alto -“1


Indefinido

VOH

VOL

4,9V

0,1V 0,0V

5,0V

VOLmin

VIHmax

VIHmin

VILmax

VILmin



Indefinido

VIH

VIL

2,0V

0,8V

0,0V

5,0V VOHmax

VOHmin

VOLmax



Indefinido

VOH

VOL

2,4V

0,4V 0,0V

5,0V

VOLmin



Sinais Digitais Os sinais digitais são formados por uma seqüência valores altos e baixos de tensão, os quais são denominados pulsos. Pulso Positivo:

Pulso Negativo:

Características do Pulso:

Nível alto

Nível baixo

t1

Borda Negativa Borda Positiva

t0

Nível baixo

Nível alto

t0 t1

Borda Positiva Borda Negativa

50%

10%

90%

Amplitude

tW

Largura do pulso

tr tf

Tempo de descida Tempo de subida



Trem de pulsos periódico:

f = 1 / T T = 1 / f A “Relação de trabalho” (Duty Cicle) de um sinal digital periódico é definida pela relação entre a largura do pulso tW e o período, em percentagem. Relação de trabalho (Duty cicle) = (tW / T)×100 (%) Exemplo:

No sinal digital abaixo, determinar:

a) Freqüência b) Período c) Relação de trabalho

Período: T = 10 ms Frequência: f = 1 / T = 1 / 10×10-3 = 100 Hz Relação de trabalho = (tW / T)×100 = (10-3 / 10×10-3) ×100 = 10% Trem de pulsos não periódico:

0 1 10 11 20 21 30 31 ms

TPeríodo



CODIFICADORES Codificador com entradas mutuamente exclusivas Considere o codificador mostrado na figura abaixo, onde temos quatro, entradas identificadas como E1, E2, E3 e E4.

Na saída do codificador temos o valor binário equivalente à entrada que estiver ativada:

Entrada ativa A2 A1 A0 E1 0 0 1 E2 0 1 0 E3 0 1 1 E4 1 0 0

Projetar o codificador caracterizado acima, considerando que uma e somente uma das entradas está ativada em determinado instante. A tabela verdade é:

E4 E3 E2 E1 A2 A1 A0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

Determinação das funções:

E1 E2 E3 E4

A2 A1 A0

CODIFI- CADOR



(A2) (A1) (A0)

A2 = A1 = A0 = O circuito combinacional correspondente ao codificador está mostrado abaixo:

Codificador com possibilidade de mais de uma entrada ativada Desejamos agora projetar o codificador considerando a mesma especificação apresentada anteriormente, porém com saída igual a zero quando nenhuma das entradas for ativada, ou quando mais de uma entrada for ativada.


Outro 0 0 0

A tabela verdade neste caso, é a seguinte:

E4

E3

E2

E1

E4

E3

E2

E1

E4

E3

E2

E1



E4 E3 E2 E1 A2 A1 A0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

As funções são: (A2) (A1) (A0)

=2A =1A =0A O circuito combinacional correspondente é:

E4

E3

E2

E1

E4

E3

E2

E1

E4

E3

E2

E1



E4 E3 E2 E1

A2

A1

A0

Codificador com prioridade No codificador com prioridade, podemos ter uma ou mais linhas de entrada ativas simultaneamente porém, a saída do codificador corresponde ao estado da linha de mais alta prioridade que está ativada.


Para o projeto do codificador, vamos considerar que a linha de mais alta prioridade é E4 e a de mais baixa prioridade é E1 A tabela verdade neste caso é:

E4 E3 E2 E1 A2 A1 A0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0



0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

As funções são: (A2) (A1) (A0)

=2A =1A =0A O circuito correspondente está mostrado abaixo:

E4

E3

E2

E1

E4

E3

E2

E1

E4

E3

E2

E1



DECODIFICADORES Considere a situação abaixo, onde temos um valor em binário nas linhas A, B e C. Conforme o valor presente nestas linhas, queremos sinalizar o led correspondente num painel. Desta forma, se o valor presente nas linhas for A=0, B=0, e C=0 o led de número 0 do painel deverá acender, se o valor for A=1, B=0, e C=1 o led de número 5 deverá acender e assim sucessivamente para os demais valores.

Tabela verdade:

A B C L0 L1 L2 L3 L4 L5 L6 L7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

Assim: =0L =1L =2L =3L =4L =5L =6L =7L O circuito correspondente está mostrado abaixo:

DECODI- FICADOR

0 1 2 3 4 5 6 7

A

B

C

Binári

L1

L0

L2

L3

L4

L5

L7

L6



A B C

L0

L1

L2

L3

L4

L5

L6

L7

Obs.: É interessante observar que cada uma das saídas do decodificador acima,

corresponde à um minterm da função. Portanto, o circuito pode ser considerado um gerador de minterms.

Decodificador Gray - Binário Considere um codificador(encoder), que a partir de sinais de entrada gera dados no código Gray. Para utilizar os dados gerados pelo encoder, é necessário uma conversão dos mesmos para o código binário. Projetar o decodificador para efetuar esta conversão, conforme o diagrama esquemático mostrado abaixo.

ENCODER

Entrada

A

B

C

D

DECODI- FICADOR

Gray

B3

B2

B1

B0

Binário



Tabela verdade: A B C D B3 B2 B1 B0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

(B3) (B2)

=3B =2B (B1) (B0)

=1B

A

B

C

D

A

B

C

D

A

B

C

D

A

B

C

D



=0B O circuito correspondente ao decodificador é:

DECODIFICADOR PARA DISPLAY DE 7 SEGMENTOS O display de 7 segmentos é composto por 7 diodos emissores de luz (LED), identificados como a, b, c, d, e, f, g, e dispostos conforme a figura abaixo:

Cada um dos leds pode ser acionado a partir de um circuito digital, de duas maneiras diferentes, conforme mostrado abaixo:

(a) (b)

a

b

c

d

e

f

g

Circuito

S

R

Circuito

S

R

Vcc



Na configuração (a) o led apaga quando o nível do sinal S for baixo (bit 0) e acende quando o nível do sinal S for alto (bit 1). Na configuração (b) o led acende quando o nível do sinal S for baixo (bit 0) a apaga quando o nível do sinal S for alto (bit 1). O display de 7 segmentos pode estar na configuração anodo comum ou catodo comum, conforme mostrado na figura abaixo: (Anodo comum) (Catodo comum)

Exemplo: Projetar um decodificador do código binário para display de 7 segmentos,

catodo comum. Para cada valor binário de entrada, mostrar o dígito equivalente do sistema hexadecimal.

É necessário que exista uma saída no decodificador para acionar cada um dos leds, conforme mostrado no diagrama esquemático abaixo:

As saídas estão identificadas com as mesmas letras do led que deve ser acionado.

Vcc

a

b

c

d

e

f

g

a

b

c

d

e

f

g

a b c d e f g

A

B Binário

C

D



As tabelas verdades para as sete saídas do decodificador estão apresentadas a seguir:

A B C D a b c d e f g 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

Portanto: a = ∑ b = ∑ c = ∑ d = ∑ e = ∑ f = ∑ g = ∑ Decodificador para display de 7 segmentos – Mapas de Karnaugh (a) (b)

=a =b

A

B

C

D

A

B

C

D



(c) (d)

=c =d (e) (f)

=e =f (g)

=g

A

B

C

D

A

B

C

D

A

B

C

D

A

B

C

D

A

B

C

D



Decodificador para Display de 7 segmentos – Projeto alternativo (a) (b)

=a =b

(c) (d)

=c =d (e) (f) (g)

=e =f

=g

A

B

C

D

A

B

C

D

A

B

C

D

A

B

C

D

A

B

C

D

A

B

C

D

A

B

C

D



COMPARADOR O comparador é um circuito que realiza a comparação entre duas palavras de n bits, indicando na saída o relacionamento (do ponto de vista de valores) entre estas duas palavras. Tomemos como exemplo, o projeto de um circuito comparador, para comparar duas palavras de um bit A e B, produzindo uma saída S, sendo:

S = 0, se as duas palavras forem iguais; S = 1, se as duas palavras forem diferentes.

A tabela verdade para a saída S é:

A B S 0 0 0 0 1 1 1 0 1 1 1 0

A função é, BABABAS ⊕=+= O circuito correspondente ao comparador é:

AB S

Projetar um circuito comparador para comparar duas palavras de dois bits A e B, produzindo uma saída S conforme abaixo:


Tabela verdade para a saída S:

A B S 0 0 1 0 1 0 1 0 0 1 1 1

COMPARADOR

A

B S



A função é, BAABBAS ⊕=+⋅=

AB S

Consideremos agora, o projeto de um circuito para comparar duas palavras de 2 bits A e B, produzindo uma saída S com as seguintes características:


A tabela verdade para a saída S é:

A1 A0 B1 B0 S 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 0 1 0 1 0 1 1 0 1 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 1

A função para a saída S é: S = Σ(0,5,10,15)

COMPARADOR

A0

B1 S

A1

B0



0101010101010101 BBAABBAABBAABBAAS +++= Como pode-se observar, a função não pode ser simplificada. No entanto, é possível representar a função de outra maneira:

))((

))((

)()(

)()(

0011

001111

00110011

0000110000110

BABA

BABABA

BABABABA

BABABABABABAS

⊕⊕=

⊕+=

⊕+⊕=

+++=

Assim, o circuito correspondente é:

A0

B0

A1

B1

S

Exercício:

Projetar um circuito para comparar duas palavras de 4 bits A e B, produzindo uma saída S sendo:


Por analogia com o desenvolvimento do comparador para duas palavras de 2 bits visto acima, a função correspondente a um comparador para duas palavras de 4 bits é: ))()()(( 00112233 BABABABAS ⊕⊕⊕⊕=



O circuito correspondente é:

A3

B3

A2

B2

A1

B1

A0

B0

S

Nos comparadores vistos acima, a saída S indica simplesmente se as duas palavras comparadas são iguais ou diferentes. Veremos agora, um circuito comparador para comparar duas palavras A e B, cujas saídas indicam se: A < B, A = B ou A > B. Comparador para palavras de um bit:

Saídas do comparador: (A>B) = 1 se A > B; (A=B) = 1 se A = B; (A<B) = 1 se A < B; As tabelas verdade para as três saídas são:

A B A>B A=B A<B0 0 0 1 0 0 1 0 0 1 1 0 1 0 0 1 1 0 1 0

COMPARADOR

A

B

A>B

A=B

A<B



As funções correspondentes são: BABA => )( BABA ⊕== )( BABA =< )( Circuito do comparador:

A B

A>B

A=B

A<B

Comparador para palavras de 2 bits: Veremos a seguir um circuito para comparar a magnitude de duas palavras A e B, de dois bits cada uma,

COMPARADOR

A0

B1

A>B

A=B

A<B

A1

B0

A

B



Tabelas verdade:

A1 A0 B1 B0 A>B A=B A<B 0 0 0 0 0 1 0 0 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 1 0 0 1 0 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 0 1 1 1 0 0 1 1 0 0 0 1 0 0 1 0 0 1 1 0 0 1 0 1 0 0 1 0 1 0 1 1 0 0 1 1 1 0 0 1 0 0 1 1 0 1 1 0 0 1 1 1 0 1 0 0 1 1 1 1 0 1 0

Funções: (A=B) = Σ(0,5,10,15) (A>B) = Σ(4,8,9,12,13,14) (A<B) = Σ(1,2,3,6,7,11) Portanto: ))(()( 0011 BABABA ⊕⊕==

01000111)( BBABAABABA ++=>

01000111)( BBABAABABA ++=< Representando as funções de outra forma:

)(

)(

)(

110011

11110011

0101010111

BABABA

BABABABA

BBAABBAABABA

⊕+=

++=

++=>

)(

)(

)(

110011

11110011

0101010111

BABABA

BABABABA

BBAABBAABABA

⊕+=

++=

++=<




A1 A0 B1 B0

A>B

A=B

A<B



MULTIPLEXADOR Um multiplexador digital é um circuito que possui mais de uma entrada de dados digitais e seleciona um deles, em um determinado instante, para transferir para a saída. A seleção de qual entrada deverá ser transferida para a saída é feita através de entradas de seleção, também chamadas de entradas de endereço. O multiplexador atua como uma chave de múltiplas posições controlada digitalmente, de modo que o valor digital aplicado às entradas de seleção define qual entrada de dados será comutada para a saída. Na figura abaixo, está representado um multiplexador com duas linhas de entrada.

O número de linhas de entrada que podem ser selecionadas é 2n, onde n é o número de entradas de seleção disponíveis. No multiplexador mostrado acima, como temos somente duas entradas, é necessária somente uma entrada de seleção (A). Neste multiplexador, temos a entrada de seleção A e duas entradas de dados, E1 e E0 que serão multiplexadas para a saída S, de acordo com o valor de A. Para A = 0, queremos transferir o conteúdo da entrada E0 para a saída, e para A = 1, queremos transferir o conteúdo da entrada E1 para a saída. A tabela verdade para o multiplexador é:

A E1 E0 S 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0 1 1 1 1 1

A função correspondente à saída S é: 10 AEEAS +=

E1

E0 S (Saída)MUX

A

Entrada de seleção



O circuito correspondente ao multiplexador está mostrado na figura abaixo:

A

E1

E0S

Veremos a seguir um multiplexador com duas entradas de seleção (A e B), com capacidade portanto, de selecionar uma dentre quatro linhas de entrada. O diagrama esquemático do multiplexador está mostrado na figura abaixo:

A especificação de qual entrada deve ser transferida para a saída em função das entradas de seleção, está mostrada na tabela:

A B S 0 0 E0 0 1 E1 1 0 E2 1 1 E3

A função correspondente à saída S é: 3210 ABEEBABEAEBAS +++⋅=

E1

E0

S MUX

A

E2

E3

B



O circuito está mostrado na figura abaixo:

A B

E0

E1

E2

E3

S

Multiplexador com entrada de habilitação Existem situações em que é necessário estabelecer o instante ou o intervalo de tempo em que o multiplexador deve atuar. Este procedimento é denominado de Habilitar ou Desabilitar o circuito. Quando o circuito está habilitado, ele responde normalmente aos sinais de entrada, de acordo com sua funcionalidade. Quando o circuito está desabilitado, ele não responde aos sinais de entrada, ou seja, não executa a função para o qual foi projetado. No multiplexador de duas entradas cujo diagrama esquemático está mostrado abaixo, a entrada H habilita o funcionamento do circuito.

• Para H = 0 o circuito está habilitado a realizar a operação de multiplexação. • Para H = 1 o circuito está desabilitado e a saída é sempre 0, independente dos

sinais de entrada.

E1

E0 S MUX

A

H




H A

E0

E1

S

O integrado 74xx157 é um multiplexador quádruplo(quatro multiplexadores) de duas entradas. A entrada de seleção (EN) é comum aos quatro multiplexadores do integrado.

E0 E1

H

157D1D0

C1C0

B1B0

A0A1

SEL

EN

QD

QC

QB

QA23

56

1110

1413

1

15

4

7

9

12

É possível colocar multiplexadores em cascata, com objetivo de se obter um multiplexador com maior número de entradas. Por exemplo, o multiplexador 74xx151, mostrado na figura abaixo, é um multiplexador de 8 entradas (3 entradas de seleção).



EN

76543210

CBA

151

WY

7

432115141312

11109

6

5

Dois multiplexadores 74xx151 podem ser ligados em cascata, de modo a se obter um multiplexador com 16 entradas (4 entradas de seleção), conforme mostrado na figura abaixo.

ABCD

S

E7E6E5E4E3E2E1E0

E15E14E13E12E11E10E9E8

EN

76543210

CBA

151

WY

7

4321

15141312

11109

6

5

EN

76543210

CBA

151

WY

7

4321

15141312

11109

6

5

Da mesma forma, é possível ligar quatro multiplexadores 74xx151 em cascata, para se obter um multiplexador de 32 entradas, e assim sucessivamente.



DEMULTIPLEXADOR O demultiplexador é um circuito que executa a função inversa do multiplexador, ou seja, recebe dados a partir de uma única linha de entrada e transfere para várias linhas de saída (uma de cada vez), que são selecionadas a partir das entradas de seleção.

No demultiplexador mostrado acima, o sinal presente na linha de entrada (E) será transferido para a linha de saída S1 ou S0, em função do valor da entrada de seleção (A), conforme mostrado na figura abaixo.

A S0 S1

0 E 0

1 0 E As tabelas verdade para as saídas S1 e S0 são:

A E S0 S1

0 0 0 0

0 1 1 0

1 0 0 0

1 1 0 1 As funções respectivas são: EAS =0 AES =1

S1

S0

Entrada de seleção

DEMUX

A

E



O circuito que realiza a operação de demultiplexação está mostrado abaixo:

A

E S0

S1

Para um demultiplexador com 4 linhas de saída (2 entradas de seleção) temos:

A B S0 S1 S2 S3

0 0 E 0 0 0 0 1 0 E 0 0 1 0 0 0 E 0 1 1 0 0 0 E

As funções são: EBAS ⋅=0

BEAS =1 EBAS =1 ABES =0 Circuito:

A B

ES0

S1

S2

S3



SOMADOR BINÁRIO Meio Somador (Half Adder): Um meio somador (half adder) é um circuito que executa a soma binária de dois bits. O circuito possui duas saídas, uma correspondente à soma destes dois bits e outra correspondente ao “vai um” (Carry).

As tabelas verdade para as saídas do circuito são:

A B S C

0 0 0 0

0 1 1 0

1 0 1 0

1 1 0 1 As funções são: BABABAS ⊕=+= ABC = O circuito para o meio somador é:

AB

S

C

MEIO SOMADOR

A

B

S

C

(Soma)

(Vai um)



Somador completo (Full Adder): Na soma de dois números binários com n bits, são somados os bits coluna a coluna, com os dígitos menos significativos somados primeiro. A soma de cada par de bits gera um bit de soma (S) e um bit de vai um (C) como foi visto acima. Para a soma do primeiro par de bits (menos significativo), pode ser utilizado um meio somador, visto que só existem dois bits a serem somados. Na soma seguinte, é necessário somar três bits: os dois bits dos números a serem somados mais o bit de vai um da soma anterior. A mesma situação ocorre com as colunas subseqüentes. Para estas somas, o meio somador não é adequado. É necessário neste caso, um circuito com capacidade para somar três bits. Este circuito é chamado somador completo (full adder).

A tabela verdade para o somador completo é:

A B Ci S Co

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1 As funções são:

i

ii

ii

iiii

CBACBACBA

CABBACBABA

CABCBACBACBAS

⊕⊕=⊕+⊕=

+⋅++=

+⋅+⋅+=

)()(

)()(

ii BCACABC ++=0

SOMADOR COMPLETO

A

B S

CoCi



Circuito do somador completo:

A

B

Ci S

Co

Somador binário paralelo O somador binário paralelo é obtido através do cascateamento de somadores completos. Cada somador completo é responsável pela soma de um par de bits (coluna) dos números binários a serem somados. O “vai um” de uma soma se propaga para o somador seguinte, onde é somado com o próximo para de bits.

A3 B3 A2 B2 A1 B1 A0 B0

S3 S2 S1 S0Cout

Cin

A B

Ci

SCo

Somador

A B

Ci

SCo

Somador

A B

Ci

SCo

Somador

A B

Ci

SCo

Somador

No somador binário paralelo, existe um número de somadores completos igual ao número de bits a serem somados.



Somador binário paralelo com vai um antecipado No somador binário paralelo visto acima, embora a soma seja feita em paralelo, com cada par de bits sendo somados por um somador completo, o resultado final da soma somente estará completo depois que o “vai um” se propagar por toda a cadeia de somadores. Se imaginarmos um somador para um grande número de bits, 32 bits por exemplo, este tempo de propagação do vai um pode ser significativo. Uma forma de evitar esta propagação é antecipar o bit de vai um para todos os somadores, de modo que o bit de vai um esteja disponível a todos os somadores simultaneamente. Consideremos um somador completo:

Cin

Cout

A B

Ci

SCo

Somador

A condição para que um bit de “vai um” seja gerado no somador é: ABC g = Isto significa que, se as entradas A=B=1, um bit de vai um é gerado no somador, independentemente do vai um de entrada Cin. A condição para que um bit de “vai um” vindo de um somador anterior seja propagado através do somador atual é: BAC p += Portanto, vai existir um “vai um” na saída de um somador qualquer, se este “vai um” for gerado no somador ou se for propagado através do mesmo. Assim, inpgout CCCC +=

A3 B3 A2 B2 A1 B1 A0 B0Cin3 Cin2 Cin1 Cin0

Cout3 Cout2 Cout1 Cout0

S3 S2 S1 S0

A B

Ci

SCo

Somador

A B

Ci

SCo

Somador

A B

Ci

SCo

Somador

A B

Ci

SCo

Somador



333 BAC g = 222 BAC g = 111 BAC g = 000 BAC g = 333 BAC p += 222 BAC p += 111 BAC p += 000 BAC p += A condição para que haja um bit de vai um em cada um dos somadores é: No somador 0:

000000

000000000

inin

ininpgout

CBCABA

CBABACCCC

++=

++=+= )(

Somador 1:

001011

00011

1111

01

inppgpg

inpgpg

inpgout

outin

CCCCCC

CCCCC

CCCCCC

++=

++=

+=

=

)(

Somador 3:

0012012122

00101122

2222

12

inpppgppgpg

inppgpgpg

inpgout

outin

CCCCCCCCCC

CCCCCCCC

CCCCCC

+++=

+++=

+=

=

)(

Somador 4:

001230123123233

001201212233

3333

23

inppppgpppgppgpg

inpppgppgpgpg

inpgout

outin

CCCCCCCCCCCCCCC

CCCCCCCCCCCC

CCCCCC

++++=

++++=

+=

=

)(



Somador binário de 4 bits com vai um antecipado

A0

B0

A1

B1

A2

B2

A3

B3

S1S2

S3S0

Ci0

Cp0Cg0

Cg1 Cp1

Cg2

Cp2

Cg3

Cp3

CiAB

S

Som_

1CiA

B

S

Som_

1CiA

B

S

Som_

1CiA

B

S

Som_

1



SUBTRATOR Uma operação de subtração de dois números pode ser realizada através de uma soma, trocando-se o sinal do subtraendo. Assim, a operação A - B pode ser realizada através da operação A + (-B). Lembrando que, no sistema binário um número negativo é representado através de seu complemento de dois, e que, o complemento de dois de um número binário é obtido complementando o número e adicionando 1, temos: 1)( ++=−+=− BABABA Desta forma, é possível utilizar um somador para efetuar uma subtração (A-B), complementando a entrada B e somando 1. Para somar 1, basta fazer Ci = 1.

A B

Co

Ci = 1

S

A B

Ci

SCo

Somador

Para se obter um subtrator para números binários de n bits, basta ligar em cascata n subtratores. Na figura abaixo é mostrado um circuito subtrator de para números binários de 4 bits.

Ci = 1

Co

A B

Ci

SCo

Somador

A B

Ci

SCo

Somador

A B

Ci

SCo

Somador

A B

Ci

SCo

Somador



Implementando uma lógica adicional, é possível construir um circuito que execute as operações de soma e de subtração. O circuito mostrado na figura abaixo, executa as operações de soma e de subtração de dois números binários de 4 bits. A operação a ser executada é selecionada através da entrada OP.

• OP = 0, o circuito realiza a soma A + B; • OP = 1, o circuito realiza a subtração A - B.

Circuito Somador/Subtrator

A3 B3 A2 B2 A1 B1 A0 B0

OP

OP = 0, SomaOP = 1, Subtração

S3 S2 S1 S0Cout

A B Ci

SCo

A B Ci

SCo

A B Ci

SCo

A B Ci

SCo

Condição de estouro (overflow) Quando é utilizado o complemento de dois para a representação de números binários negativos, os valores limites que podem ser representados são: -2n-1 ≤ N ≤ 2n-1 - 1 onde: n é o número de bits utilizados para representar o número.



Qualquer operação aritmética cujo resultado esteja fora destes limites, produz uma condição de estouro (overflow). Caso isto ocorra, o resultado da operação é um número binário que não representa o resultado correto da operação. É importante em muitos casos, que uma condição de overflow possa ser detectada, evitando assim o uso inadvertido de resultados inválidos. Existem duas situações em que uma condição de overflow pode ocorrer:

a) Soma de dois números positivos, cujo resultado seja maior que ≤ 2n-1 - 1

b) Soma de dois números negativos, cujo resultado seja menor que -2n-1 Em ambos os casos, o bit de sinal vai estar incorreto. Consideremos um somador binário paralelo com n estágios, conforme mostrado na figura abaixo:

. . . . . . . . . . . . . .

A0 B0

S0

Cin0

Cout0

Bn-1An-1Cin-1

Coutn-1 Sn-1

A B

Ci

SCo

Somador

A B

Ci

SCo

Somador

Na tabela verdade abaixo, estão representadas todas as possibilidades que podem ocorrer no último estágio (n-1) do somador.

An-1 Bn-1 Cin-1 Sn-1 Coutn-1 OV

0 0 0 0 0 0

0 0 1 1 0 1

0 1 0 1 0 0

0 1 1 0 1 0

1 0 0 1 0 0

1 0 1 0 1 0

1 1 0 0 1 1

1 1 1 1 1 0



Através da tabela é possível observar que uma condição de overflow ocorre somente em duas situações:

• Soma de dois números positivos, com resultado negativo (Sn = 1); • Soma de dois números negativos, com resultado positivo (Sn = 0)

Assim, a expressão lógica para a condição de overflow é: 111111 −−−−−− += nnnnnn SBASBAOV ou, se tivermos acesso ao bit de carry de entrada do último somador: 11 −− ⊕= outnin CCOV

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Notas de Aula 04 Aluno - cricte2004.eletrica.ufpr.brE1gina_Pastro/Notas_de_Aula... · • Comparador • Gerador de paridade • Multiplexador • Demultiplexador Exemplos de circuitos