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EDUARD EMIRO RODRIGUEZ RAMIREZ

PROJETO DE UM AMPLIFICADOR DE

POTENCIA INTEGRADO A 2,4GHz EM

TECNOLOGIA CMOS

Dissertacao apresentada a Escola

Politecnica da Universidade de Sao

Paulo para obtencao do Tıtulo de

Mestre em Engenharia Eletrica

Sao Paulo

2004

EDUARD EMIRO RODRIGUEZ RAMIREZ

PROJETO DE UM AMPLIFICADOR DE

POTENCIA INTEGRADO A 2,4GHz EM

TECNOLOGIA CMOS

Dissertacao apresentada a Escola

Politecnica da Universidade de Sao

Paulo para obtencao do Tıtulo de

Mestre em Engenharia Eletrica.

Area de concentracao:

Microeletronica.

Orientador:

Prof. Dr. Wilhelmus A.M. Van Noije.

Sao Paulo

2004

FICHA CATALOGRAFICA

Rodrıguez Ramırez, Eduard Emiro

Projeto de um Amplificador de Potencia Integrado a 2,4GHz em Tecnologia CMOS /

Eduard Emiro Rodrıguez Ramırez.- Sao Paulo, 2004.

65 p.

Dissertacao (Mestrado) - Escola Politecnica da Universidade de Sao Paulo.

Departamento de Engenharia de Sistemas Eletronicos.

1. Microeletronica. 2. Circuitos Integrados. 3. CMOS. 4. Amplificadores de Potencia.

5. Classe E.

Dedicado as pessoas mais importantes

da minha vida, Rosa, Mercedes, Alba

e Norgellyz, mae, tias e irma. Pelo

amor incondicional e pelo apoio em

cada etapa da minha vida.

Quem eu sou ate hoje e quem serei no

futuro, devo e deverei a voces. Amo-as

com todo o meu coracao.

Obrigado Deus por elas.

Beatriz.

E impossıvel nao pensar em voce ao

dedicar este trabalho. A pesar dos

momentos difıceis nestes ultimos dois

anos, a minha paixao por voce nunca

desvaneceu, ela esta aqui em mim,

intacta, e juro que lutarei para mante-

la assim, se voce o quiser.

Sonhar com um futuro ao seu lado foi

minha maior motivacao todo este tempo.

AGRADECIMENTOS

Ao Brasil, o meu primeiro agradecimento, paıs maravilhoso que me acolheu da

melhor maneira possıvel e do qual adorei sua musica, sua gente e todos os lugares

formosos que pude conhecer.

Ao Professor Wilhelmus A. M. Van Noije, meu orientador, seu apoio foi muito

importante desde o comeco deste trabalho ate hoje, seu modo de transmitir o seu

conhecimento e sua qualidade como pessoa me deixaram muito orgulhoso de ter sido

seu aluno.

Ao Doutor Joao Navarro Soares Jr, meu co-orientador, sua contribuicao dentro do

grupo de trabalho foi fundamental, obrigado pelo apoio e pelas tantas sugestoes para

este trabalho.

A Professora Denise Consoni, por quem tenho uma gratidao especial, por uma das

melhores aulas que recebi como estudante, por sua disposicao para ajudar no momento

em que fosse preciso, e simplesmente pelo seu jeito adoravel.

Ao Conselho Nacional de Desenvolvimento Cientıfico e Tecnologico (CNPq), in-

stituicao que me otorgou a bolsa de estudo durante dois anos para a realizacao do

mestrado, e a Fundacao de Amparo a Pesquisa do Estado de Sao Paulo (FAPESP),

pelo financiamento da fabricacao dos circuitos integrados.

Ao Laboratorio de Sistemas Integraveis (LSI) e ao Laboratorio de Microeletronica

(LME), por facilitar suas infraestruturas fısicas para o desenvolvimento deste trabalho.

Sebastian e Leonardo, fica tambem com voces parte da minha gratidao, obrigado

pela irmandade, saibam que podem contar comigo em todo momento.

A todos voces minha maior gratidao.

RESUMO

O estado da arte em sistemas transceptores de RF tem mostrado uma evolucao

desde sistemas com baixo nıvel de integracao usando varias tecnologias, ate sistemas

com alto nıvel de integracao usando tecnologia CMOS. Esta evolucao esta baseada

no baixo custo relativo e nas altas possibilidades de integracao da tecnologia CMOS.

Porem, a natureza condutiva do substrato de silıcio e a resistividade das camadas

de metal geram efeitos parasitarios em componentes ativos e passivos que afetam os

parametros de desempenho como eficiencia e ganho. O desafio no caso de projeto de

amplificadores de potencia em circuito integrado e atingir nıveis aceitaveis de potencia

de RF de saıda e eficiencia, considerando esses efeitos parasitarios inevitaveis que ex-

istem ate hoje.

Neste trabalho e apresentada uma revisao teorica sobre amplificadores de potencia

classe E com os mais importantes resultados da analise matematica. Tambem sao

discutidas varias consideracoes sobre componentes parasitarios.

Um estagio de amplificador de potencia classe E integrado, operando em 2,4GHz, foi

projetado e implementado em tecnologia CMOS de 0,35µm. Do layout foram extraıdos

os componentes do circuito incluıdos todos os efeitos parasitarios. A simulacao do

circuito, realizada com Eldo RF, mostrou uma potencia de RF de saıda de 14, 40mW

e uma eficiencia de potencia adicionada de 13, 50% quando simulado em 2,4GHz e com

parametros SLOW para o transistor. Dos testes estimou-se uma maxima potencia de

RF de saıda de 15, 24mW e uma eficiencia de dreno de 10, 79% em 2,4GHz e para uma

fonte de alimentacao de 3V.

ABSTRACT

The state of the art in RF transceptor systems has shown an evolution from low

integration level systems using several technologies, to high integration level systems

using CMOS technology. This evolution is based on the low cost and high integration

possibilities of CMOS. However, the conductive nature of the silicon substrate and the

resistivity of metal layers generate parasitic effects in the active and passive components

that affect performance parameters as efficiency and gain. The challenge of power

amplifier designs in integrated circuit is to achieve acceptable levels of RF output

power and efficiency, considering those unavoidable parasitic effects that exist up to

now.

In this work, a theoretical review about class E power amplifiers with the most

important results from mathematical analysis is presented. Parasitic component con-

siderations of integrated circuits are also discussed.

An integrated class E power amplifier operating at 2.4GHz was designed and imple-

mented in a 0.35µm CMOS technology. From the layout were extracted the complete

circuit components including all parasitics. Simulation results, obtained with Eldo RF,

showed 14, 40mW RF output power and 13, 50% PAE at 2.4GHz when simulated with

the set of SLOW parameters for the transistors. Test results showed 15, 24mW for the

maximum RF output power and 10, 79% drain efficiency at 2,4GHz and 3V for the

power supply.

Sumario

1 Introducao 1

1.1 Estado da arte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

1.2 Objetivos e motivacao deste trabalho . . . . . . . . . . . . . . . . . . . 3

1.3 Descricao dos capıtulos da dissertacao . . . . . . . . . . . . . . . . . . . 4

2 Aspectos Teoricos 6

2.1 Generalidades sobre amplificadores de potencia . . . . . . . . . . . . . 6

2.1.1 Eficiencia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

2.1.2 Capacidade de potencia . . . . . . . . . . . . . . . . . . . . . . 7

2.1.3 Ganho . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

2.2 Classificacao dos amplificadores de potencia . . . . . . . . . . . . . . . 7

2.3 Amplificador de potencia classe E . . . . . . . . . . . . . . . . . . . . . 11

2.3.1 Descricao da operacao . . . . . . . . . . . . . . . . . . . . . . . 12

2.3.2 Analise do circuito . . . . . . . . . . . . . . . . . . . . . . . . . 13

2.3.3 Eficiencia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

2.3.4 Transistor ativo como componente nao ideal . . . . . . . . . . . 25

2.3.5 Casamento de impedancias na saıda do amplificador . . . . . . . 27

3 Projeto de um Amplificador de Potencia Classe E 30

3.1 Consideracoes iniciais de projeto . . . . . . . . . . . . . . . . . . . . . . 30

3.2 Caracterısticas da tecnologia disponıvel para o projeto . . . . . . . . . 31

3.2.1 Modelos dos componentes do circuito para RF . . . . . . . . . . 32

3.3 Determinacao dos valores dos componentes do circuito . . . . . . . . . 35

3.4 Implementacao do circuito . . . . . . . . . . . . . . . . . . . . . . . . . 43

3.4.1 Transistor ativo . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

i

3.4.2 Indutores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

3.4.3 Capacitores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

3.4.4 Pads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

3.5 Resultados da simulacao pos-layout . . . . . . . . . . . . . . . . . . . . 50

4 Procedimento de teste e resultados 53

4.1 Estimativa das perdas por cabos e conectores . . . . . . . . . . . . . . 55

4.2 Resultados obtidos no domınio da frequencia . . . . . . . . . . . . . . . 55

4.3 Resultados obtidos no domınio do tempo . . . . . . . . . . . . . . . . . 57

4.4 Eficiencia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

5 Conclusoes e Sugestoes 60

5.1 Conclusoes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

5.2 Sugestoes para trabalhos futuros . . . . . . . . . . . . . . . . . . . . . . 61

Referencias Bibliograficas 63

ii

Lista de Figuras

1.1 Sistema transceptor de RF. . . . . . . . . . . . . . . . . . . . . . . . . 2

2.1 (a) Eficiencia e (b) potencia de RF de saıda nos amplificadores com a

saıda operando linearmente com a entrada. . . . . . . . . . . . . . . . . 9

2.2 Amplificador de potencia classe E: (a) circuito geral. (b) circuito detal-

hado. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

2.3 Tensao de entrada usada na analise do amplificador classe E. . . . . . . 13

2.4 Defasagem da tensao e da corrente de saıda em funcao do ciclo de trabalho. 15

2.5 (a) Tensao e (b) corrente de dreno maximas em funcao do ciclo de trabalho. 17

2.6 Valores normalizados dos componentes passivos em funcao do ciclo de

trabalho: (a) RL; (b) C1; (c) L′′2 ; (d) L

′2 com QL = 3; (e) L

′2 com

QL = 30; (f) C2 com QL = 3; (g) C2 com QL = 30. . . . . . . . . . . . 21

2.7 Capacidade de potencia do amplificador. . . . . . . . . . . . . . . . . . 22

2.8 (a) Tensao de dreno, (b) corrente de dreno, (c) tensao de saıda e (d) cor-

rente de saıda, em funcao do tempo angular, para um ciclo de trabalho

de 50%. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

2.9 Rede de casamento ressonante, configuracao tipo L. . . . . . . . . . . . 28

3.1 Modelo de transistor MOS de canal N para RF. . . . . . . . . . . . . . 32

3.2 Vista superior de um indutor espiral. . . . . . . . . . . . . . . . . . . . 34

3.3 Modelo de indutor para RF adotado no ASITIC. . . . . . . . . . . . . . 34

3.4 Modelo de capacitor para RF. . . . . . . . . . . . . . . . . . . . . . . . 35

3.5 Circuito amplificador classe E a ser projetado. . . . . . . . . . . . . . . 39

3.6 Mostra do diagrama (a) e do layout (b) da estrutura de dedos. . . . . . 40

3.7 (a) Potencia de RF de saıda e (b) eficiencia de potencia adicionada

obtidas em simulacao em funcao do numero de transistores em paralelo. 41

iii

3.8 (a)Potencia de RF de saıda e (b) eficiencia de potencia adicionada em

funcao da frequencia da tensao de entrada. . . . . . . . . . . . . . . . . 41

3.9 (a) Potencia de RF de saıda e (b) eficiencia de potencia adicionada

obtidas em simulacao em funcao da largura do transistor, com os valores

finais dos componentes passivos. . . . . . . . . . . . . . . . . . . . . . . 42

3.10 (a) Potencia de RF de saıda e (b) eficiencia de potencia adicionada em

funcao da frequencia da tensao de entrada apos a otimizacao. . . . . . . 43

3.11 Circuito final a ser implementado. . . . . . . . . . . . . . . . . . . . . . 43

3.12 Layout final do circuito. . . . . . . . . . . . . . . . . . . . . . . . . . . 45

3.13 Layout de um bloco de 20 transistores de largura 4, 5µm em estrutura

de dedos. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

3.14 Layout dos indutores espirais obtidos no Asitic. (a) L2; (b) LS; (c) LIN . 47

3.15 Layout dos capacitores. (a) C2; (b) CP . . . . . . . . . . . . . . . . . . . 49

3.16 Layout dos pads usados no projeto. . . . . . . . . . . . . . . . . . . . . 49

3.17 Resultados das simulacoes finais de potencia de RF de saıda e eficiencia

de potencia adicionada em funcao da frequencia. (a) Com parametros

SLOW ; (b) Com parametros TYPICAL; (c) Com parametros FAST. . 52

4.1 Fotomicrografia do circuito integrado fabricado. . . . . . . . . . . . . . 53

4.2 Placa para teste do circuito. . . . . . . . . . . . . . . . . . . . . . . . . 54

4.3 Potencia de RF de saıda em funcao da corrente da fonte de alimentacao

DC, operando em 2, 4GHz. . . . . . . . . . . . . . . . . . . . . . . . . 56

4.4 Espectro do sinal de saıda com 10dBm de potencia, operando em 2, 4GHz. 56

4.5 Potencia de RF de saıda em funcao da frequencia de operacao. . . . . . 57

4.6 Tensao de saıda do amplificador operando em 2, 4GHz, maxima ampli-

tude obtida. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

4.7 Representacao do circuito de entrada do amplificador de potencia. . . . 58

iv

Lista de Tabelas

1.1 Publicacoes recentes sobre amplificadores de potencia. . . . . . . . . . . 3

2.1 Caracterısticas do circuito com ciclo de trabalho de 50%. . . . . . . . . 20

2.2 Componentes do circuito com ciclo de trabalho de 50%. . . . . . . . . . 22

3.1 Caracterısticas da tecnologia de circuito integrado usada. . . . . . . . . 33

3.2 Estimativa dos valores de componentes do circuito em funcao da potencia

de RF de saıda e do fator de qualidade da rede de saıda. . . . . . . . . 36

3.3 Valores para os componentes passivos do amplificador com tensao de

alimentacao DC de 2,5V. . . . . . . . . . . . . . . . . . . . . . . . . . . 38

3.4 Valores finais para os componentes passivos do amplificador da figura 3.5. 41

3.5 Valores dos componentes do amplificador da figura 3.11. . . . . . . . . 43

3.6 Valores de corrente RMS por cada componente do circuito. . . . . . . . 44

3.7 Descricao do projeto dos indutores espirais. . . . . . . . . . . . . . . . . 48

3.8 Resultados do projeto dos capacitores integrados. . . . . . . . . . . . . 49

3.9 Comparacao entre as simulacoes do amplificador com e sem indutores

integrados com efeitos parasitarios. . . . . . . . . . . . . . . . . . . . . 50

v

Capıtulo 1

Introducao

O comercio de aplicacoes de comunicacoes via Radio Frequencias (RF) tem tido

um grande crescimento nos ultimos anos, e com isto o desenvolvimento de dispositivos

para usuario final tem crescido ainda mais. Telefones celulares, pagers, redes locais de

dados sem fio e outros dispositivos e aplicacoes, estao evoluindo rapidamente gracas

ao avancos tecnologicos de projeto e fabricacao de sistemas eletronicos que atıngem

maiores nıveis de integracao e menor consumo de potencia.

Ainda, os avancos recentes em tecnologias de circuitos integrados tem permitido

aos projetistas utilizar estas tecnologias para projetos de circuitos analogicos de RF,

alem dos projetos de circuitos digitais. A escolha de uma tecnologia apropriada de

circuito integrado envolve compromissos gerais e especıficos: gerais sao a simplicidade

no processo de fabricacao, a diminuicao do consumo de potencia e a diminuicao do

custo de fabricacao; especıficos, no caso de circuitos de RF sao a eficiencia, o ganho, a

linearidade, o ruıdo, entre outros.

A figura 1.1 mostra um sistema transmissor-receptor (transceptor) de RF. Entre os

blocos analogicos do transceptor, o amplificador de potencia e o mais crıtico quanto ao

consumo de potencia. Este e um aspecto muito importante em dispositivos portateis

como telefones celulares, telefones convencionais sem fio ou pagers pois o consumo geral

de potencia do transceptor determinara diretamente o tempo de duracao da bateria

de alimentacao. Por isto os atuais amplificadores de potencia sao fabricados como

circuitos discretos com componentes ativos e passivos de baixos efeitos parasitarios

(com perdas de potencia muito baixas) ou como circuitos parcialmente integrados com

componentes passivos conectados externamente.

1

2

Amplificadorde Baixo Ruído

Amplificadorde Potência

FiltroPassa Banda

FiltroPassa Banda

Misturador

Misturador

Sintetizadorde Freqüência VCO

FiltroDuplexor

ConversorA/D

Sistema deProcessamento

Digitalde Sinais

D/AConversor

Figura 1.1: Sistema transceptor de RF.

1.1 Estado da arte

O estado da arte dos sistemas transceptores de RF ao longo dos ultimos dez anos

mostra uma evolucao desde sistemas com baixo nıvel de integracao utilizando multiplas

tecnologias ate a proposta atual de sistemas com alto nıvel de integracao utilizando

tecnologia CMOS (Complementar Metal-Oxide-Semiconductor) [1], [2], [3].

Nao e difıcil concluir que a tecnologia CMOS sobre substrato de silıcio e a escolha

mais adequada atualmente por causa do menor custo, alto nıvel de integracao, baixo

consumo de potencia e desempenho confiavel, este ultimo baseado nos resultados obti-

dos durante anos em projetos de circuitos digitais. Porem, aspectos de desempenho

obtidos atualmente com circuitos de RF integrados1 ainda estao distantes dos obti-

dos com circuitos de RF discretos. Em tecnologia CMOS, o fator mais prejudicial

para o desempenho de circuitos de RF e a natureza condutiva do substrato de silıcio,

o qual gera efeitos parasitarios e interacao com os componentes de circuitos projeta-

dos. As novas tecnologias CMOS para circuitos de RF estao sendo desenvolvidas com

caracterısticas que buscam melhorar a qualidade dos componentes de circuito [4]. O

principal caso para destacar e disponibilidade de tecnologias com um grande numero

de nıveis de metal (6 ou mais), as quais sao mais apropriadas para circuitos de RF.

No caso dos amplificadores de potencia, o desafio de integracao e maior do que

com outros estagios do transceptor, pois conseguir altos valores de eficiencia em ampli-

ficadores integrados depende da qualidade dos componentes passivos, e isto continua

sendo objetivo de muitos trabalhos de pesquisa. A tabela 1.1 mostra resultados apre-

1Este desempenho e medido geralmente com uma figura de merito, por exemplo, a eficiencia no

caso de amplificadores de potencia.

3

sentados em varias publicacoes recentes de projetos de amplificadores de potencia.

Tabela 1.1: Publicacoes recentes sobre amplificadores de potencia.

Referencia Classe Tecnologia Frequencia PRFOUT PAE

[5] E CMOS 0, 35µm 2,65GHz 25,5dBm 38%

[6] F Discreto 1,472GHz 32dBm 40%

[7] E BiCMOS 0, 35µm 1GHz 8,43dBm 14,85%

[8] E CMOS 0, 35µm 700MHz 30dBm 62%

[9] E CMOS 0, 25µm 900MHz 29,54dBm 41%

[10] E CMOS SOI 1, 5µm 900MHz 23dBm 49%

Os trabalhos apresentados mostram a tendencia dos projetistas de explorar ampli-

ficadores com transistores em operacao nao linear2 e particularmente o amplificador

classe E. Esta classe de amplificador tem como caracterısticas a simplicidade do cir-

cuito basico e a possibilidade de conseguir teoricamente alta eficiencia sacrificando a

relacao de linearidade entre as tensoes de entrada e saıda [11].

A relacao altamente nao linear entre a entrada e a saıda dos amplificadores como a

classe E ou F, indica uma incompatibilidade com a transmissao de sinais com envoltoria

variavel. Em transmissao de sinais com envoltoria constante, a caracterıstica nao linear

nao e problema para usar estas classes de amplificadores [12].

1.2 Objetivos e motivacao deste trabalho

O objetivo final deste trabalho e o projeto de um amplificador de potencia integrado

em tecnologia CMOS com comprimento de canal de 0, 35µm e operando em 2, 4GHz.

Uma primeira motivacao para este trabalho e analisar a viabilidade da integracao

de amplificadores de potencia em uma tecnologia considerada mais acessıvel e confiavel.

A segunda motivacao e o fato de participar do Projeto de Circuitos Wireless de-

senvolvido atualmente no Laboratorio de Sistemas Integraveis da Escola Politecnica

da USP. Com este projeto se pretende desenvolver um transceptor de RF integrado

2Refere-se a operacao do transistor como chave, no caso dos transistores MOS nas regioes de triodo

e de corte.

4

em tecnologia CMOS de 0, 35µm e operando em 2, 4GHz. O grupo de pesquisa conta

com a participacao de doutores, mestres, mestrandos e alunos em iniciacao cientıfica

em engenharia eletrica, alem do apoio institucional e de orgaos de fomento para o

desenvolvimento do projeto.

Para desenvolver o trabalho em busca do objetivo final, foram planejadas as seguintes

atividades:

• Determinacao das caracterısticas importantes que deve cumprir o amplificador a

projetar, pensando na compatibilidade com os outros circuitos dentro do projeto

de Circuitos Wireless.

• Estudo teorico das classes de amplificadores de potencia para concluir qual e

a classe mais adequada para projetar, dadas as caracterısticas determinadas no

ıtem anterior.

• Analise dos parametros do processo da tecnologia CMOS disponıvel para o pro-

jeto e determinacao das limitacoes impostas pelo processo ao projeto.

• Projeto de um circuito amplificador de potencia com todas as consideracoes recol-

hidas, utilizacao de simulacao em computador para ajustes, se for necessario, e

estimativa de seu desempenho.

• Fabricacao e teste do circuito para verificar a validade das consideracoes do pro-

jeto.

1.3 Descricao dos capıtulos da dissertacao

Esta dissertacao esta dividida em cinco capıtulos. O Capıtulo 1 descreve de forma

geral a tendencia atual de desenvolver circuitos transceptores de RF integrados e a

busca da tecnologia mais adequada para isto, assim como o estado da arte atual em

transceptores e mais especificamente amplificadores de potencia de RF. Termina indi-

cando os objetivos e motivacao do trabalho.

O capıtulo 2 contem a base teorica deste trabalho, uma revisao das referencias

bibliograficas. Inicia com os aspectos gerais ou conceitos aplicaveis a todos os am-

plificadores de potencia. A seguir, uma comparacao entre as diferentes classes de

5

amplificadores e apresentada para justificar a classe escolhida para ser projetada. Fi-

nalmente, e mostrado em detalhe a analise teorica da classe do amplificador escolhido

e sao analisados tambem aspectos reais do circuito, tentando focalizar o projeto em

circuito integrado.

O capıtulo 3 mostra o procedimento de projeto, calculos, simulacoes pre-layout,

desenho do layout e simulacoes pos-layout.

O capıtulo 4 mostra o procedimento de teste do circuito fabricado e algumas com-

paracoes entre as simulacoes pos-layout e os resultados de teste.

O capıtulo 5 corresponde as conclusoes do trabalho, baseadas na comparacao entre

os resultados apresentados no final dos capıtulo 3 e 4. Tambem neste ultimo capıtulo

sao feitas varias sugestoes para dar continuidade a este trabalho.

Capıtulo 2

Aspectos Teoricos

2.1 Generalidades sobre amplificadores de potencia

Um amplificador de potencia transforma uma quantidade fornecida de potencia DC

em potencia de RF de saıda, esta transformacao deve ser feita com varios criterios, entre

eles, transformacao da maior quantidade possıvel de potencia, relacao alta de ganho

entre as potencias de RF de saıda e entrada, e conservacao da informacao contida

no sinal de RF de entrada. Estes criterios permitem definir figuras de merito como

a eficiencia, a capacidade de potencia e o ganho, uteis na avaliacao de projetos de

amplificadores de potencia.

2.1.1 Eficiencia

A eficiencia [13], [14], e uma medida percentual entre a potencia de RF de saıda e a

potencia DC fornecida pela fonte de alimentacao; quanto maior a eficiencia, menores as

perdas do amplificador. Existem duas definicoes para a eficiencia, a primeira chamada

eficiencia de dreno ou simplesmente eficiencia η, que define a relacao em porcentagem

entre a potencia de RF de saıda PRFOUT e a potencia DC fornecida pela fonte de

alimentacao PDCIN .

η =PRFOUT

PDCIN

(2.1)

A segunda definicao, eficiencia de potencia adicionada PAE, define a porcentagem

de potencia DC da fonte de alimentacao que e transformada em potencia de RF de

6

7

saıda.

PAE =PRFOUT − PRFIN

PDCIN

(2.2)

onde PRFIN e a potencia de RF de entrada.

A eficiencia de dreno nao considera a potencia de RF de entrada, portanto, um

amplificador com baixo ganho de potencia da entrada para a saıda pode parecer com

uma medida de eficiencia alta quando utilizada esta definicao. A PAE, dado que

considera a potencia de RF de entrada, e mais usada para avaliar o desempenho de

amplificadores de potencia.

2.1.2 Capacidade de potencia

A capacidade de potencia e uma medida comparativa da potencia de RF de saıda de

um amplificador em relacao com a potencia maxima que dissiparia o transistor ativo,

sendo representada esta potencia maxima pelo produto da tensao maxima e a corrente

maxima do transistor [13], [14], assim,

CP =PRFOUT

vdmaxidmax

(2.3)

2.1.3 Ganho

O ganho e uma medida comparativa entre a potencia de RF de saıda e a potencia

de RF de entrada. Pode ser expresso como um valor sem dimensoes ou em decibeis.

G =PRFOUT

PRFIN

(2.4)

GdB = 10logPRFOUT

PRFIN

(2.5)

2.2 Classificacao dos amplificadores de potencia

A principal classificacao feita dos amplificadores de potencia esta baseada no modo

de operacao dos dispositivos ativos presentes no circuito. Neste trabalho serao sempre

considerados transistores MOS como dispositivos ativos.

O amplificador classe A e caracterizado por um comportamento linear entre as

tensoes de entrada e de saıda do transistor ativo para todo valor da tensao de entrada. O

8

comportamento linear, conseguido com a operacao do transistor na regiao de saturacao,

implica em uma dissipasao de potencia contınua durante a operacao do amplificador,

isto e um fator negativo quanto a eficiencia.

A solucao da teoria tradicional de amplificadores de potencia [12], [13], para diminuir

a dissipacao de potencia no transistor e assim aumentar a eficiencia, consiste em po-

larizar o transistor na regiao de saturacao, porem, perto da regiao de corte. Isto faz

com que a tensao de entrada seja a que determine a operacao do transistor na regiao de

saturacao ou na regiao de corte. Desta ideia nasceram outras classes de amplificadores

com transistores cuja operacao linear e dependente da tensao de RF de entrada, estes

sao os amplificadores classe B, AB e C.

O transistor do amplificador classe B opera linearmente apenas para uma polari-

dade da tensao de entrada; considerando um sinal de entrada senoidal, o transistor do

amplificador classe B opera linearmente apenas para um semiciclo (positivo ou nega-

tivo) do sinal de entrada. O transistor do amplificador classe AB opera linearmente

para mais de um semiciclo de sinal de entrada senoidal, isto e, o transistor conduz

para todos os valores de uma polaridade e parte da outra polaridade de uma tensao de

entrada senoidal. Finalmente, o transistor do amplificador classe C opera linearmente

durante uma fracao de um dos semiciclos do sinal de entrada senoidal.

No domınio do tempo angular θ1, a fracao da tensao de entrada que permite ao

transistor operar na regiao de saturacao (MOSFET) e chamada angulo de conducao

θc. O angulo de conducao nos amplificadores classe A, B, AB e C, pode ter um valor

entre 0 e 2π radianos, onde o valor maximo corresponde ao amplificador classe A e o

valor mınimo corresponde ao amplificador classe C. A eficiencia de dreno e a potencia

de RF de saıda normalizada destes amplificadores e definida em funcao do angulo de

conducao θc [12], os resultados sao apresentados nas equacoes 2.6 e 2.7, e na figura 2.1.

ηl =θc − sen(θc)

2(2sen(θc/2)− θccos(θc/2))(2.6)

PRFOUTl =VDDidmax(θc − sen(θc))

4π(1− cos(θc/2))(2.7)

Onde VDD e idmax sao a tensao de alimentacao DC e a corrente maxima de dreno

do transistor ativo, respectivamente.

1θ tem unidades de radianos e e definido em funcao da frequencia angular ω e o tempo t como

θ = ωt.

9

0,5

0,6

0,7

0,8

0,9

1,0

0,0 1,0 2,0 3,0 4,0 5,0 6,0η l

θc (rad)

(a)

0,0

0,1

0,2

0,3

0,0 1,0 2,0 3,0 4,0 5,0 6,0

P RFO

UT

l /V

DD

i dm

ax

θc (rad)

(b)

Figura 2.1: (a) Eficiencia e (b) potencia de RF de saıda nos amplificadores com a saıda

operando linearmente com a entrada.

Na figura 2.1, o valor θc = 2π (6,2832) descreve a operacao do amplificador classe

A, o valor θc = π (3,1416) descreve a operacao do amplificador classe B, a faixa

π < θc < 2π descreve a operacao do amplificador classe AB e a faixa 0 < θc < π

descreve a operacao do amplificador classe C.

Em outros amplificadores, os transistores ativos operam nao linearmente, mas como

chaves, mantendo em cada momento um estado, fechado enquanto opera na regiao de

triodo ou aberto enquanto opera na regiao de corte. Assumindo que os transistores

operam como chaves ideais, conclui-se que estes nao dissiparao potencia e que estes

amplificadores sao mais eficientes do que os amplificadores classe A, B, AB e C. Os

amplificadores classe D, E e F operam deste modo, com varias diferencas entre eles.

10

O amplificador classe D e composto por dois transistores em operacao complemen-

tar; em cada instante, e dependendo da tensao de entrada, um dos transistores esta

em regiao de triodo (chave fechada) e o outro esta em regiao de corte (chave aberta);

tambem e caracterizado por incluir transformadores para isolar eletricamente os difer-

entes estagios do circuito (estagio de entrada, estagio de transistores e estagio de saıda)

[12], [13], [14]. O amplificador classe E e um circuito bastante simples e pode ser proje-

tado com um unico transistor ativo, o circuito de saıda e projetado para conseguir um

desempenho otimo do transistor como chave, isto quer dizer que evita-se que aparecam

simultaneamente corrente e tensao no transistor; o calculo dos componentes do circuito

e a princıpio um trabalho facil e bastante documentado [11], [15], [16]. O amplificador

classe F, tambem com um unico transistor ativo, utiliza uma rede de carga com tanques

L-C ressonantes nas frequencias harmonicas ımpares da frequencia fundamental para

aproximar a tensao de dreno no transistor a uma forma retangular e para ajudar a

obter um comportamento de chave a saıda do transistor; quantos mais tanques resso-

nantes forem colocados no circuito de saıda, mais aproximada sera a tensao de dreno a

uma forma retangular; na pratica, apenas um ou dois tanques sao implementados num

circuito.

A analise destes amplificadores com condicoes ideais indica uma eficiencia de dreno

de 100% pois os transistores ativos sao considerados chaves ideais e os outros compo-

nentes do circuito nao possuem efeitos parasitarios. Mesmo considerando condicoes

mais reais, a eficiencia destes amplificadores e maior do que a eficiencia dos amplifi-

cadores A, B, AB e C.

Os amplificadores com operacao linear do transistor podem transmitir qualquer tipo

de sinal modulado. Os amplificadores com operacao nao linear do transistor apresentam

restricoes para transmitir sinais com modulacao em amplitude [17], pois causam perdas

de informacao pela nao linearidade entre as tensoes de entrada e saıda do transistor. No

caso dos amplificadores com operacao nao linear do transistor, sinais com modulacoes

em frequencia ou fase sao adequados para serem transmitidos. Dado que a informacao

nao esta comprometida na amplitude do sinal, as variacoes de frequencia ou fase sao

transmitidas da entrada para a saıda do transistor.

A maximizacao da eficiencia e considerada o fator mais importante no projeto de

amplificadores de potencia integrados, isto concorda com a quantidade de publicacoes

11

recentes de projetos de amplificadores com operacao nao linear do transistor [5]-[10],

os quais, sob o ponto de vista teorico, conseguem maior eficiencia, como apresentado

na tabela 1.1 as publicacoes de amplificadores das classes E e F dos ultimos quatro

anos. O interesse dos projetistas pelo amplificador classe E tem sido maior do que o

interesse por outras classes, e possıvel concluir que as razoes, alem da alta eficiencia, sao

a simplicidade do circuito, o baixo numero de componentes e a facilidade nos calculos

no projeto.

2.3 Amplificador de potencia classe E

O amplificador de potencia classe E, como foi apresentado pela primeira vez em

[11], e mostrado na figura 2.2(a). Uma representacao do circuito mais adequada para

desenvolver a analise matematica e mostrada na figura 2.2(b).

L

C

C L

Rv

V

in

DD

1

2 2

1 L

M1

(a)

L 2 L 2

RLvin

i d i c1

vo

i o

vd

L1I L1

+

−

+

−

C

C

VDD

2

1

M1

´ ´ ´

(b)

Figura 2.2: Amplificador de potencia classe E: (a) circuito geral. (b) circuito detalhado.

12

2.3.1 Descricao da operacao

O transistor M1 da figura 2.2 opera como chave, idealmente, com resistencia nula

quando fechado e resistencia infinita quando aberto. E assumida uma tensao de entrada

vin de forma retangular com frequencia f (Hertz), ciclo de trabalho D2 e amplitude

suficiente para garantir a operacao do transistor como chave. f e a frequencia fun-

damental de operacao do circuito. O indutor L1 e um indutor de choke com valor

suficientemente alto para representar uma alta impedancia na frequencia fundamental

e permitir a passagem de uma corrente praticamente constante da fonte de alimentacao

VDD para o resto do circuito. O capacitor C1 consiste de todas as capacitancias en-

tre o dreno do transistor e terra do circuito, incluidas as capacitancias parasitarias do

transistor e dos componentes conectados ao dreno. Na transicao para o intervalo de

nao conducao do transistor, este capacitor ajuda a manter uma tensao de dreno baixa

(idealmente zero) ate quando a corrente de dreno seja zero ou o valor mınimo possıvel,

isto evita uma alta dissipacao de potencia no transistor durante esta transicao. O ca-

pacitor C2 e o indutor L2 compoem um circuito ressonante em serie (C2 e L′2 na figura

2.2(b)) que permite unicamente a passagem da componente de frequencia fundamen-

tal a carga, mais uma indutancia adicional L′′2 (figura 2.2(b)) com a qual ajusta-se a

resposta do circuito de saıda para evitar a existencia de tensao e corrente no transistor

quando este faz a transicao de estado aberto para fechado. O resistor de carga RL e

projetado com um valor adequado para fornecer a potencia de RF de saıda desejada

na frequencia fundamental.

Duas condicoes de projeto sao impostas, a tensao de dreno e sua derivada com

respeito ao tempo, ambas devem ser zero no instante em que inicia o intervalo de

conducao do transistor, isto garante que o produto tensao-corrente de dreno (ou seja,

a potencia dissipada pelo transistor) sera zero durante este intervalo. A imposicao

destas duas condicoes na analise do circuito resulta em um circuito de saıda com um

comportamento no tempo criticamente amortecido durante o intervalo de nao conducao

do transistor [18].

2D e definido para um sinal retangular como a razao entre o tempo enquanto o sinal estiver no

nıvel alto e o perıodo do sinal.

13

2.3.2 Analise do circuito

Nesta secao e apresentada uma analise do amplificador de potencia classe E [15],

[16]. Assume-se que todos os componentes do circuito sao ideais, isto e, nenhum dos

componentes tem efeitos parasitarios. O transistor, operando como chave ideal, e

assumido como um curto circuito entre dreno e fonte quando tiver um nıvel alto de

tensao na porta, e um circuito aberto tambem entre dreno e fonte quando tiver um

nıvel baixo de tensao na porta.

0

0 2πD 2π

v in

(V)

θ (rad)

Figura 2.3: Tensao de entrada usada na analise do amplificador classe E.

A tensao de entrada (tensao de porta) vin e mostrada na figura 2.3 em funcao

do tempo angular θ. Sao definidos os intervalos 0 < θ ≤ 2πD como o intervalo de

conducao e 2πD < θ ≤ 2π como o intervalo de nao conducao do transistor.

Calculo das tensoes e correntes

Define-se a tensao e a corrente da saıda, vo e io respectivamente, considerando que

o circuito sintonizado C2L′2 so deixara passar a componente de tensao de frequencia

fundamental a carga.

vo = ksen(θ + φ) (2.8)

io =k

RL

sen(θ + φ) (2.9)

onde k e φ sao a amplitude e a defasagem da tensao de saıda respectivamente.

Durante todo o intervalo de conducao do transistor, a tensao no dreno e no capacitor

C1 e zero, e pode-se inferir que a derivada da tensao no capacitor e tambem zero,

14

portanto, por definicao da corrente por um capacitor, a corrente pelo capacitor C1 e

zero. A corrente de dreno durante o intervalo de conducao do transistor e:

id = IL1 − io

id = IL1 −k

RL

sen(θ + φ) (2.10)

A corrente do capacitor C1 durante o intervalo de nao conducao do transistor e:

ic1 = IL1 − io

ic1 = IL1 −k

RL

sen(θ + φ) (2.11)

A tensao de dreno e do capacitor C1 no intervalo de nao conducao do transistor e

dada por:

vd =1

ωC1

∫ θ

2πD

ic1 dθ

vd =1

ωC1

(IL1(θ − 2πD) +

k

RL

(cos(θ + φ)− cos(2πD + φ))

)(2.12)

Aplicando a condicao da tensao de dreno igual a zero no inıcio do intervalo de

conducao vd(θ = 2π) = 0 sobre a equacao 2.12, obtem-se a seguinte relacao:

1

ωC1

(IL1(2π − 2πD) +

k

RL

(cos(2π + φ)− cos(2πD + φ))

)= 0

k

RL

= IL12π(1−D)

cos(2πD + φ)− cosφ(2.13)

Substituindo a equacao 2.13 na equacao 2.10 obtem-se a seguinte expressao para a

corrente de dreno no intervalo de conducao do transistor.

id = IL1

(1− 2π(1−D)sen(θ + φ)

cos(2πD + φ)− cosφ

)(2.14)

(2.15)

Substituindo a equacao 2.13 tambem nas equacoes 2.11 e 2.12, obtem-se as seguintes

expressoes para a corrente do capacitor C1 e a tensao de dreno no intervalo de nao

conducao do transistor.

ic1 = IL1

(1− 2π(1−D)sen(θ + φ)


)(2.16)

vd =IL1

ωC1

(θ − 2πD +

2π(1−D)

cos(2πD + φ)− cosφ(cos(θ + φ)− cos(2πD + φ))

)(2.17)

15

Aplicando a condicao da derivada da tensao de dreno igual a zero no inıcio do

intervalo de conducao dvd/dθ(θ = 2π) = 0 sobre a equacao 2.17, obtem-se a seguinte

expressao para o angulo de defasagem da tensao e da corrente de saıda:

IL1

ωC1

(1− 2π(1−D)sen(2π + φ)


)= 0

φ = π + tan−1

(cos(2πD)− 1

2π(1−D) + sen(2πD)

)(2.18)

O angulo de defasagem da tensao e da corrente de saıda em funcao do ciclo de

trabalho e representado na figura 2.4.

1,5

2,0

2,5

3,0

3,5

0,0 0,2 0,4 0,6 0,8 1,0

φ (r

ad)

D

Figura 2.4: Defasagem da tensao e da corrente de saıda em funcao do ciclo de trabalho.

No caso ideal, considera-se que nao ha queda de tensao DC no indutor L1, assim,

da analise de circuitos tem-se que o valor medio da tensao de dreno e VDD, portanto:

1

2π

∫ 2π

0

vd dθ = VDD

1

2π

∫ 2π

2πD

IL1

ωC1

(θ − 2πD +2π(1−D)cos(θ + φ)

cos(2πD + φ)− cosφ−

2π(1−D)cos(2πD + φ)

cos(2πD + φ)− cosφ) dθ = VDD

IL1

ωC1

(1−D)(π(1−D)cos(πD) + sen(πD))

tan(πD + φ)sen(πD)= VDD

A solucao da integral anterior permite definir a resistencia vista pela fonte VDD no

circuito como RDC :

RDC =VDD

IL1

RDC =1

ωC1


tan(πD + φ)sen(πD)(2.19)

16

A equacao 2.19 permite expressar finalmente a tensao de dreno no intervalo de nao

conducao do transistor, assim:

vd = VDDtan(πD + φ)sen(πD)

(1−D)(π(1−D)cos(πD) + sen(πD))(θ − 2πD +

2π(1−D)

cos(2πD + φ)− cosφ(cos(θ + φ)− cos(2πD + φ))) (2.20)

A tensao de dreno maxima (figura 2.5(a)) e determinada derivando a equacao 2.20

e encontrando o tempo onde esta e igual a zero.

VDDtan(πD + φ)sen(πD)


(1− 2π(1−D)sen(θ + φ)


)= 0

θ = sen−1

(cos(2πD + φ)− cosφ

2π(1−D)

)− φ + 2π (2.21)

Usando o valor do tempo angular encontrado na equacao 2.20, determina-se a

maxima tensao de dreno do transistor.

A corrente maxima de dreno (figura 2.5(b)) e determinada de maneira semelhante,

usando a equacao 2.14:

IL1

(− 2π(1−D)cos(θ + φ)


)= 0

θ =3π

2− φ (2.22)

Usando o valor do tempo angular encontrado na equacao 2.14, determina-se a

maxima corrente de dreno do transistor:

idmax = IL1

(1 +

2π(1−D)


)(2.23)

O seguinte raciocınio permitira determinar a amplitude da tensao de saıda. Con-

siderando que o circuito em serie C2L′2 foi projetado para ser um curto circuito na

frequencia fundamental, a componente fundamental da tensao de dreno e definida

como a soma da tensao no indutor L′′2 e a tensao de saıda, as quais sao consideradas

tensoes de tipo senoidal, entao:

vdfund = vl2′′ + vo

vdfund = ωL′′

2

diodθ

+ vo

vdfund = ωL′′

2

k

RL

cos(θ + φ) + ksen(θ + φ) (2.24)

17

0

10

20

30

40

50

60

0,0 0,2 0,4 0,6 0,8 1,0v d

max

/VD

DD

(a)

0

10

20

30

40

50

60

0,0 0,2 0,4 0,6 0,8 1,0

i dm

ax/I

L1

D

(b)

Figura 2.5: (a) Tensao e (b) corrente de dreno maximas em funcao do ciclo de trabalho.

Utilizando a integral de Fourier e definida a amplitude da tensao de saıda (k):

k =1

π

∫ ∞

−∞vdsen(θ + φ) dθ

k =1

π

∫ 2π

2πD

VDDtan(πD + φ)sen(πD)

(1−D)(π(1−D)cos(πD) + sen(πD))(θ − 2πD +

2π(1−D)

cos(2πD + φ)− cosφ(cos(θ + φ)− cos(2πD + φ)))sen(θ + φ) dθ

k = −VDD2sen(πD)sen(πD + φ)

π(1−D)(2.25)

A definicao do valor de k foi feita desenvolvendo a integral anterior para os valores

de θ entre 2πD e 2π pois a tensao de dreno tem valores diferentes de zero apenas neste

intervalo.

18

Tambem da equacao 2.24 e definida a amplitude da tensao no indutor L′′2 :

ωL′′

2

k

RL

=1

π

∫ ∞

−∞vdcos(θ + φ) dθ

ωL′′

2

k

RL

=1

π

∫ 2π

2πD

vdcos(θ + φ) dθ

ωL′′

2

k

RL

= VDD(1− 2(1−D)2π2 − 2cosφcos(2πD + φ)

2(1−D)πcos(πD + φ)((1−D)πcos(πD) + sen(πD))+

cos(2πD + 2φ)(cos(2πD)− π(1−D)sen(2πD))

2(1−D)πcos(πD + φ)((1−D)πcos(πD) + sen(πD))) (2.26)

Calculo da potencia de saıda

A potencia entregue a carga na frequencia fundamental, utilizando a equacao 2.25,

e:

PRFOUT =k2

2RL

PRFOUT =V 2

DD

RL

2sen2(πD)sen2(πD + φ)

π2(1−D)2(2.27)

Esta potencia pode ser expressa em funcao da fonte VDD e da resistencia vista no

circuito por esta fonte como:

PRFOUT =V 2

DD

RDC

(2.28)

Usando a definicao de RDC , esta potencia pode ser expressa como:

PRFOUT = VDDIL1 (2.29)

Calculo dos componentes passivos

O resistor de carga RL esta determinado pela fonte VDD e a potencia de saıda

desejada PRFOUT , segundo a equacao 2.27:

RL =V 2

DD

PRFOUT

2sen2(πD)sen2(πD + φ)

π2(1−D)2(2.30)

O capacitor C1, e definido utilizando as equacoes 2.13, 2.19, 2.25 e 2.30:

C1 =1

ωRL

sen(πD)sen(2πD + 2φ)((1−D)πcos(πD) + sen(πD))

π2(1−D)

C1 =PRFOUT

ωV 2DD

(1−D)cos(πD + φ)((1−D)πcos(πD) + sen(πD))

sen(πD)sen(πD + φ)(2.31)

19

O indutor L′′2 e definido a partir da equacao 2.26 e usando a equacao 2.25:

L′′

2 =VDDRL

ωk(

1− 2(1−D)2π2 − 2cosφcos(2πD + φ)

2(1−D)πcos(πD + φ)((1−D)πcos(πD) + sen(πD))+


2(1−D)πcos(πD + φ)((1−D)πcos(πD) + sen(πD)))

L′′

2 =RL

ω(

−1 + 2(1−D)2π2 + 2cosφcos(2πD + φ)

2sen(πD)sen(2πD + 2φ)((1−D)πcos(πD) + sen(πD))−


2sen(πD)sen(2πD + 2φ)((1−D)πcos(πD) + sen(πD))) (2.32)

Os componentes do circuito serie C2L′2 sao definidos uma vez definido o fator de

qualidade do circuito de saıda QL.

QL =ω(L

′2 + L

′′2)

RL

(2.33)

No projeto, deve-se ter cuidado de nao usar o valor de L′′2 para modificar o valor

do fator de qualidade do circuito de saıda. Nesta analise e claro que o valor de L′′2 e

determinado para satisfazer condicoes especıficas no circuito3 e portanto, nao e uma

variavel independente. Na equacao 2.33 apenas e possıvel variar QL ou L′2.

A partir da equacao 2.33 define-se o indutor L′2 como:

L′

2 =RLQL

ω− L

′′

2 (2.34)

E o capacitor C2 e definido como:

C2 =1

ω2L′2

(2.35)

Dependendo do valor escolhido para o fator de qualidade do circuito de saıda,

os valores possıveis do ciclo de trabalho variarao, isto para obter valores realizaveis

(valores positivos) dos componentes do circuito serie C2L′2. Quanto maior for o fator

de qualidade, menor e o mınimo ciclo de trabalho que resulta em valores de componentes

realizaveis.

O indutor de choke L1 deve satisfazer a condicao de representar uma alta impedancia

na frequencia fundamental, isto e expresso em relacao ao resistor de carga como:

L1 RL

ω(2.36)

3como a tensao de dreno e sua derivada iguais a zero durante o intervalo de conducao do transistor

e o comportamento da mesma tensao de dreno criticamente amortecido na transicao do intervalo de

nao conducao para o intervalo de conducao.

20

Pode ser assumido, razoavelmente, um fator arbitrario de 10 para definir um valor

para L1, assim:

L1 = 10RL

ω(2.37)

A figura 2.6 apresenta os valores normalizados dos componentes do circuito em

funcao do ciclo de trabalho.

Para altos valores do fator de qualidade do circuito de saıda, a analise mostra que

praticamente todo valor de ciclo de trabalho resultara em valores realizaveis (positivos)

dos componentes passivos. Quanto menor o fator de qualidade, maior o mınimo ciclo

de trabalho. Na figura 2.6 observa-se que com fatores de qualidade do circuito de saıda

iguais a 3 e 30, o mınimo ciclo de trabalho e 27, 83% e 7, 50% respectivamente.

Calculo da capacidade de potencia

A capacidade de potencia (equacao 2.3) do amplificador considera-se conhecida,

dado que sao conhecidas a potencia de RF de saıda (equacao 2.29), a tensao maxima

de dreno (equacoes 2.20 e 2.21) e a corrente maxima de dreno (equacao 2.23). A figura

2.7 mostra a capacidade de potencia como uma funcao do ciclo de trabalho. Desta

figura conclui-se que um ciclo de trabalho de 50% (D = 0, 5) e o valor otimo que

maximiza a capacidade de potencia do amplificador.

Na tabela 2.1 sao mostrados resultados particulares da analise do amplificador classe

E com ciclo de trabalho de 50%. A tabela 2.2 mostra equacoes dos componentes do

circuito para o caso particular de ciclo de trabalho igual a 50%.

Tabela 2.1: Caracterısticas do circuito com ciclo de trabalho de 50%.

Caracterıstica Valor

φ, defasagem da tensao de saıda. 2, 5747rad

k, amplitude da tensao de saıda. 1, 0741VDD

vdmax, tensao de dreno maxima. 3, 5620VDD

idmax, corrente de dreno maxima. 2, 8621IL1

CP , capacidade de potencia. 0, 0981

A figura 2.8 mostra um perıodo da tensao de dreno, da corrente de dreno e da

tensao de saıda, em funcao do tempo angular, com o ciclo de trabalho igual a 50%.

21

0,0

0,5

1,0

1,5

2,0

0,0 0,2 0,4 0,6 0,8 1,0

RLP R

FOU

T/V

DD

2

D

0

10

20

30

40

50

60

0,0 0,2 0,4 0,6 0,8 1,0

C1ω

VD

D2 /P

RFO

UT

D

(a) (b)

0,0

0,2

0,4

0,6

0,8

0,0 0,2 0,4 0,6 0,8 1,0

L2" ω

P RFO

UT/V

DD

2

D

0123456

0,0 0,2 0,4 0,6 0,8 1,0

L2’ ω

P RFO

UT/V

DD

2 Q

L=3

D

(c) (d)

0

10

20

30

40

50

60

0,0 0,2 0,4 0,6 0,8 1,0L2’ ω

P RFO

UT/V

DD

2 Q

L=3

0

D

-150

-100

-50

0

50

100

150

0,0 0,2 0,4 0,6 0,8 1,0

C2ω

VD

D2 /P

RFO

UT Q

L=3

D

(e) (f)

-300

-200

-100

0

100

200

300

0,0 0,2 0,4 0,6 0,8 1,0

C2ω

VD

D2 /P

RFO

UT Q

L=3

0

D

(g)

Figura 2.6: Valores normalizados dos componentes passivos em funcao do ciclo detrabalho: (a) RL; (b) C1; (c) L

′′2 ; (d) L

′2 com QL = 3; (e) L

′2 com QL = 30; (f) C2 com

QL = 3; (g) C2 com QL = 30.

22

0,00

0,02

0,04

0,06

0,08

0,10

0,0 0,2 0,4 0,6 0,8 1,0C

PD

Figura 2.7: Capacidade de potencia do amplificador.

Tabela 2.2: Componentes do circuito com ciclo de trabalho de 50%.

Componente Valor

RL0,5768V 2

DD

PRFOUT

C10,3183PRFOUT

ωV 2DD

L′′2

0,6648V 2DD

ωPRFOUT

L′2

0,5768V 2DD

ωPRFOUT(QL − 1, 1526)

C2

(0,5768ωV 2

DD

PRFOUT(QL − 1, 1526)

)−1

L110RL

ω

Observa-se no caso da tensao de dreno o comportamento criticamente amortecido no

intervalo de nao conducao. A corrente de saıda tem a mesma forma de onda da tesao

de saıda, com um valor de amplitude igual a amplitude da tensao de saıda dividida

pelo valor da resistencia de carga.

2.3.3 Eficiencia

Na analise feita ate este ponto foram assumidos componentes passivos sem re-

sistencias parasitarias, entretanto, na pratica estas resistencias existem em cada com-

ponente passivo que for projetado. Por exemplo, a resistencia parasitaria do indutor

L1 e chamada rL1. De maneira semelhante sao chamadas as resistencias parasitarias

dos outros componentes.

23

0,0

1,0

2,0

3,0

4,0

0,0 1,0 2,0 3,0 4,0 5,0 6,0

v d/V

DD

θ (rad)

0,0

1,0

2,0

3,0

0,0 1,0 2,0 3,0 4,0 5,0 6,0

i dV

DD

/PR

FOU

T

θ (rad)

(a) (b)

-1,0741

0

1,0741

0 1 2 3 4 5 6

v o /V

DD

θ (rad)

(c)

Figura 2.8: (a) Tensao de dreno, (b) corrente de dreno, (c) tensao de saıda e (d)

corrente de saıda, em funcao do tempo angular, para um ciclo de trabalho de 50%.

Nesta analise, considera-se que as perdas de potencia sao devidas a resistencias

parasitarias em serie com cada um dos componentes do circuito. Em [16] esta analise e

mostrada para o caso particular de ciclo de trabalho igual a 50% (D = 0, 5), enquanto

as equacoes apresentadas a seguir sao em geral para qualquer ciclo de trabalho.

A corrente pelo indutor L1 e assumida constante, IL1. Seja rL1 a resistencia para-

sitaria do indutor, a potencia dissipada neste resistor e:

PrL1 = rL1I2L1

PrL1 = rL1PRFOUT

VDD

(2.38)

24

O valor RMS da corrente de dreno e dado por:

idrms =

√1

2π

∫ 2π

0

i2d dθ

idrms =

√1

2π

∫ 2πD

0

(IL1

(1− 2π(1−D)sen(θ + φ)


))2

dθ

idrms =

√x2(sen(2φ)− sen(4πD + 2φ)) + 16π(1−D) + 4πD(x2 + 2)

8πIL1

idrms =

√x2(sen(2φ)− sen(4πD + 2φ)) + 16π(1−D) + 4πD(x2 + 2)

8π

PRFOUT

VDD

(2.39)

onde:

x =2π(1−D)

cos(2πD + φ)− cosφ(2.40)

A resistencia total entre dreno e fonte do transistor quando conduzindo, e a soma

das resistencias parasitarias de dreno e fonte e a resistencia do canal. A potencia

dissipada na resistencia total entre dreno e fonte no transistor rDS e:

Prds = rDSi2drms

Prds = rDSx2(sen(2φ)− sen(4πD + 2φ)) + 16π(1−D) + 4πD(x2 + 2)

8πI2L1

Prds = rDSx2(sen(2φ)− sen(4πD + 2φ)) + 16π(1−D) + 4πD(x2 + 2)

8π

P 2RFOUT

V 2DD

(2.41)

O valor RMS da corrente pelo capacitor C1 e:

iC1rms =

√12π

∫ 2π

0i2c1 dθ

iC1rms =

√12π

∫ 2π

2πD

(IL1

(1− 2π(1−D)sen(θ + φ)


))2

dθ

iC1rms =

√x2(sen(4πD + 2φ)− sen(2φ))− 16π(1−D) + 4π(1−D)(x2 + 2)

8πIL1

iC1rms =

√x2(sen(4πD + 2φ)− sen(2φ))− 16π(1−D) + 4π(1−D)(x2 + 2)

8π

PRFOUT

VDD

(2.42)

25

onde o termo x e o mesmo definido anteriormente. A potencia dissipada na re-

sistencia parasitaria rC1, correspondente ao capacitor C1 e:

PrC1 = rC1i2c1rms

PrC1 = rC1x2(sen(4πD + 2φ)− sen(2φ))− 16π(1−D) + 4π(1−D)(x2 + 2)

8πI2L1

PrC1 = rC1x2(sen(4πD + 2φ)− sen(2φ))− 16π(1−D) + 4π(1−D)(x2 + 2)

8π

P 2RFOUT

V 2DD

(2.43)

O valor RMS da corrente de saıda e:

iorms =k√2RL

iorms =

√2π(1−D)

cos(2πD + φ)− cosφIL1

iorms =

√2π(1−D)


PRFOUT

VDD

(2.44)

As potencias dissipadas pelas resistencias parasitarias de C2 e L2, rC2 e rL2 respec-

tivamente, sao:

PrC2 = rC2i2orms

PrC2 = 2rC2

(π(1−D)


)2

I2L1

PrC2 = 2rC2

(π(1−D)


)2P 2

RFOUT

V 2DD

(2.45)

PrL2 = rL2i2orms

PrL2 = 2rL2

(π(1−D)


)2

I2L1

PrL2 = 2rL2

(π(1−D)


)2P 2

RFOUT

V 2DD

(2.46)

A eficiencia de dreno pode ser calculada considerando na equacao 2.1 que a potencia

DC de entrada e igual a potencia de RF de saıda mais as perdas de potencia calculadas

para cada componente.

ηe =PRFOUT

PRFOUT + PrL1 + Prds + PrC1 + PrC2 + PrL2

(2.47)

2.3.4 Transistor ativo como componente nao ideal

O transistor foi considerado inicialmente um componente ideal operando em chavea-

mento, com resistencia nula quando operado na regiao de triodo e resistencia muito

26

alta quando operado na regiao de corte. Com isto, foram determinados os valores para

os componentes passivos do amplificador. Porem, esta consideracao nao e adequada

para aproximar o comportamento real do transistor e ainda mais quando este opera

em alta frequencia, pois varias desvantagens sao identificadas.

Quanto maior a frequencia de operacao, maior a quantidade de potencia necessaria

para carregar e descarregar a capacitancia de entrada do transistor. Em geral, a

potencia requerida para operar um transistor e proporcional a capacitancia de entrada,

a frequencia de operacao e ao quadrado da tensao de alimentacao. No amplificador

classe E, um transistor com pequena largura de canal precisara menor potencia para

ser chaveado, mas sua resistencia de canal sera alta, isto diminuira a eficiencia. Se a

largura for grande, a eficiencia de dreno sera menos afetada, mas a potencia necessaria

para chavear o transistor sera maior, assim, fica comprometido o ganho de potencia do

amplificador.

A largura do transistor deve ser determinada para otimizar o compromisso entre

a eficiencia de dreno e o ganho de potencia do amplificador. A otimizacao pode ser

feita considerando a maximizacao da eficiencia de potencia adicionada PAE dado que

a definicao desta considera a potencia de RF de entrada do amplificador.

A analise apresentada em [19] permite definir a largura otima do transistor para

conseguir a eficiencia de potencia adicionada maxima possıvel, com um ciclo de trabalho

de 50%. O transistor e projetado como uma estrutura em paralelo ou estrutura de

dedos, onde cada transistor e uma replica de um transistor basico com dimensoes

definidas arbitrariamente. Os valores dos componentes passivos coincidem com os

valores apresentados na tabela 2.2. O procedimento proposto na referencia, o qual

pode ser implementado facilmente em um programa de computador como MATLAB,

permite obter as dimensoes otimas do transistor em funcao do numero de transistores

em paralelo, assim como valores da potencia de RF de entrada e saıda, da eficiencia de

potencia adicionada e do ganho de potencia.

Um outro aspecto do transistor e sua capacitancia de saıda. Esta capacitancia,

devida a juncao entre o dreno e o substrato, tem um valor dependente da tensao, da

area e do perımetro da juncao e de varios parametros do processo de fabricacao segundo

a seguinte equacao:

cd =AddCJ

(1 + vd

PB)MJ

+PddCJSW

(1 + vd

PB)MJSW

(2.48)

27

onde Add e Pdd sao a area e o perımetro da difusao de dreno, CJ e a capacitancia

da juncao por unidade de area sem polarizacao, vd e a tensao reversa da juncao (no

caso, a tensao de dreno no transistor), PB e o potencial eletrico da juncao, MJ e o

expoente de variacao da capacitancia da juncao com a tensao, CJSW e a capacitancia

lateral da juncao por unidade de perımetro sem polarizacao, e MJSW e o expoente

de variacao da capacitancia lateral da juncao com a tensao [20].

Como pode ser visto na equacao 2.31 e na tabela 2.2, o valor do capacitor C1 diminui

com o aumento da frequencia e aparece o risco de que esta capacitancia apresente um

valor comparavel a capacitancia de saıda do transistor. Assim, quanto maior for a

frequencia de operacao de um amplificador classe E, mais importante sera conhecer o

comportamento da capacitancia de saıda do transistor e considera-la como parte do

capacitor C1 [21].

Em [22] e analisado o amplificador classe E com um ciclo de trabalho de 50%, com

a capacitancia C1 substituıda pela capacitancia de saıda do transistor devida a area

da juncao e a capacitancia devida ao perımetro e desprezada. Sao determinados os

componentes passivos necessarios para o funcionamento otimo do amplificador. O pro-

cedimento de analise e igual ao apresentado neste trabalho. Como resultados aparecem

variacoes nos valores do capacitor C1, do indutor L′′2 e da tensao maxima de dreno no

transistor vdmax.

O capacitor C1, cujo valor no caso depende da tensao de dreno, tem um valor

mınimo ou valor de capacitancia da juncao sem polarizacao, maior do que o dado

na tabela 2.2. O indutor L′′2 tambem tem um valor maior, porem, o aumento nao

e tao consideravel quanto no capacitor C1. Uma variacao que deve ser considerada

e o aumento da tensao maxima de dreno, este fator torna mais crıtico o projeto do

amplificador em tecnologias de circuitos integrados onde a tensao de ruptura de juncao

e cada vez menor com a diminuicao das dimensoes mınimas do transistor. Todos os

resultados aqui mencionados sao mostrados como graficos em [22].

2.3.5 Casamento de impedancias na saıda do amplificador

No amplificador classe E, RL representa o valor de resistencia de carga adequado

para conseguir uma determinada potencia de RF de saıda PRFOUT na frequencia funda-

mental. Tipicamente a impedancia de carga necessaria e determinada pela impedancia

28

da antena que sera conectada ao amplificador. No caso de serem diferentes a resistencia

de carga projetada para o amplificador e a impedancia da antena, e preciso colocar na

saıda do amplificador uma rede de casamento entre a saıda do circuito e a antena. Esta

rede faz a transformacao de impedancia necessaria para conseguir na saıda do circuito

um casamento a impedancia da antena. A rede de casamento tambem e utilizada para

reduzir os harmonicos da tensao de saıda ao mınimo nıvel possıvel [13].

A figura 2.9(b) mostra uma configuracao bastante comum de rede de casamento

ressonante conhecida como configuracao tipo L [13], [14].

RA

L S

C PLR

(a)

L

jX

jX R

S

P AR

(b)

Figura 2.9: Rede de casamento ressonante, configuracao tipo L.

A rede transforma a impedancia RL em uma impedancia RA maior. O caso

contrario, uma transformacao em uma impedancia menor e conseguido com um in-

tercambio das portas de entrada e saıda do circuito. A figura 2.9(a) mostra um dia-

grama do circuito mais adequado para realizar a analise.

A transformacao de impedancia deve ser tal que a impedancia em serie formada

por RL e jXS e a impedancia em paralelo formada por jXP e RA sejam conjugadas,

para transferir maxima potencia. A impedancia em serie formada por RL e LS e:

ZS = RL + jXS

29

A impedancia em paralelo formada por XP e RA e:

ZP =−jXP RA

RA − jXP

ZP =X2

P RA

R2A + X2

P

− jXP R2

A

R2A + X2

P

Assim, assumindo que as impedancias ZS e ZP sao conjugadas, e possıvel expressar

as seguintes igualdades:

RL =X2

P RA

R2A + X2

P

XP = RA

√RL

RA −RL

(2.49)

XS =XP R2

A

R2A + X2

P

Utilizando a equacao 2.49, pode-se definir:

XS =√

RL(RA −RL) (2.50)

Com as equacoes 2.49 e 2.50, definem-se os valores dos componentes da rede resso-

nante:

CP =1

ωXP

CP =1

ωRA

√RA −RL

RL

(2.51)

LS =XS

ω

LS =

√RL(RA −RL)

ω(2.52)

A revisao teorica feita neste capıtulo permite desenvolver um procedimento de pro-

jeto de um amplificador de potencia classe E, incluindo consideracoes que, estando fora

da analise ideal do amplificador, afetam o desempenho de uma implementacao real.

Para o caso de projeto em circuito integrado, deve-se considerar tambem a tecnologia

que sera usada, pois seus parametros de processo (em muitos casos) sao limitantes no

projeto.

Capıtulo 3

Projeto de um Amplificador de

Potencia Classe E

3.1 Consideracoes iniciais de projeto

Para iniciar o projeto do amplificador de potencia sao estabelecidos alguns aspectos

referentes as caracterısticas desejadas ou impostas dentro do projeto.

Em primeiro lugar, a decisao de projetar um amplificador classe E foi tomada apos

as comparacoes feitas entre as diferentes classes. Assim, a comparacao entre os ampli-

ficadores com dispositivo ativo em operacao linear e em operacao nao linear indicou

a maior eficiencia em aqueles com dispositivo ativo em operacao nao linear, apesar

das restricoes quanto aos tipos de sinais modulados que podem ser amplificados por

estes. Finalmente, uma comparacao entre as diferentes opcoes de amplificadores com

dispositivo ativo em operacao nao linear indicou a maior simplicidade do circuito do

amplificador classe E em comparacao com os outros; em projeto de circuitos integrados,

um circuito mais simples, com um menor numero de componentes, tera menos efeitos

parasitarios e seu desempenho pode ser mais proximo ao desempenho desejado.

O amplificador deve ser projetado, no possıvel, totalmente integrado na tecnologia

CMOS de 0, 35µm da empresa AMS [23]. Com isto, espera-se contribuir com o bloco

amplificador de potencia para o Projeto de Circuitos Wireless e avaliar a tecnologia

usada em projeto de circuitos analogicos para RF.

Sera projetado um circuito amplificador de potencia para obter uma potencia de RF

de saıda entre 50 e 100 mW em 2, 4GHz. A escolha do nıvel de potencia de saıda deve

30

31

estar justificada em aplicacoes ou padroes especıficos, neste caso, este valor esta dentro

dos parametros da especificacao do sistema de comunicacao sem fio Bluetooth [24]

que opera justamente em 2, 4GHz. No sistema Bluetooth sao definidos os dispositivos

transmissores classe 1 como aqueles cujo nıvel de potencia na antena esta entre 1 e 100

mW.

Com respeito a eficiencia, o objetivo dentro do projeto e obter a maior eficiencia de

potencia adicionada (PAE) possıvel. Dado que considera todos os valores de potencia

de entrada e saıda do amplificador, esta figura de merito e a mais usada para especi-

ficar o desempenho de amplificadores de potencia e fazer comparacoes entre diferentes

projetos.

Para o desenvolvimento do projeto existe a disponibilidade das seguintes ferra-

mentas de software: Eldo RF [25] para a simulacao eletrica e analise no domınio da

frequencia e para a estimativa de desempenho do amplificador; IC Station da Mentor

Graphics [25] para a implementacao do layout do circuito projetado; e finalmente Spi-

ral Inductor Calculator [26] e Asitic [27] para o calculo, implementacao do layout e

modelamento dos indutores espirais.

3.2 Caracterısticas da tecnologia disponıvel para o

projeto

O objetivo desta secao e descrever os aspectos mais importantes da tecnologia

CMOS de 0, 35µm da empresa AMS, usada neste trabalho. Em geral, qualquer tec-

nologia usada em um projeto de circuito integrado impoe restricoes ao desempenho do

circuito, por exemplo, limita a maxima tensao nos transistores para evitar ruptura e a

maxima corrente pelas linhas de metal segundo as especificacoes de densidade de cor-

rente e resistencias dos diferentes materiais condutores, entre outros. O conhecimento

da tecnologia permite estabelecer um modelo para cada componente do circuito no qual

sao considerados diferentes efeitos parasitarios tais como resistencias e capacitancias.

A tecnologia CMOS de 0, 35µm da AMS tem quatro nıveis de metal e dois nıveis

de silıcio policristalino1, estas camadas prestam uma grande flexibilidade no projeto de

circuitos analogicos; o numero de nıveis de metal pode ser aproveitado para projetar

1O silıcio policristalino e chamado de POLY Silicon na literatura.

32

indutores integrados no nıvel mais alto, ou interconectando varios nıveis em paralelo

para conseguir maior capacidade de corrente; com respeito aos dois nıveis de silıcio

policristalino, estes sao aproveitados para projetar capacitores de placas paralelas. Os

parametros da tecnologia que aparecem na tabela 3.1 sao importantes e serao usados

durante o projeto do amplificador de potencia.

3.2.1 Modelos dos componentes do circuito para RF

A seguir serao detalhados os modelos de transistores, indutores e capacitores, estes

componente farao parte do circuito amplificador de potencia.

Transistores MOS

Dentro da tecnologia e usado para o transistor MOS o modelo BSIMV3v3.1 [28],

com varias modificacoes feitas para modelar o comportamento do substrato de silıcio

em alta frequencia. Em primeiro lugar, os diodos internos que modelam as juncoes

entre dreno e substrato, e fonte e substrato, sao substituıdos por diodos externos. Em

serie com cada diodo e acrescentada uma resistencia associada ao substrato, ou a ilha

N no caso de transistores de canal P.

Tambem sao adicionadas indutancias e resistencias parasitarias em cada terminal

do transistor. As indutancias sao de valor fixo [29], enquanto as resistencias estao

associadas a resistencia de folha, contatos e vias presentes em cada terminal. A figura

3.1 mostra o modelo descrito para um transistor MOS de canal N.

l s r s d jdbd jsbrd l d

lg

rg

rb2 rb1

FONTE DRENO

SUBSTRATO

PORTA

Figura 3.1: Modelo de transistor MOS de canal N para RF.

Os valores das resistencias parasitarias sao extraıdos do layout do transistor. Os

33

Tabela 3.1: Caracterısticas da tecnologia de circuito integrado usada.

Parametro Descricao Valor Unidadesmınimo tıpico maximo

Densidades de correnteJPOLY densidade de corrente da

camada POLY10,5 mA/µm

JPOLY 2 densidade de corrente dacamada POLY2

0,3 mA/µm

JMET densidade de corrente dacamada MET1

1,0 mA/µm

JMET2 densidade de corrente dacamada MET2

1,0 mA/µm


1,0 mA/µm


1,6 mA/µm

Parametros eletricos do transistor MOS de canal nVTO tensao de limiar 0,40 0,50 0,60 VKPN fator de ganho 150 170 190 µA/V2

VBDS tensao de dreno-fonte deruptura

7 8 V

VBG tensao de porta de ruptura 7 8 VCapacitor POLY1-POLY2

CPOX capacitancia por unidadede area

0,78 0,86 0,96 fF/µm2

CPOXF capacitancia por unidadede perımetro

0,083 0,086 0,089 fF/µm

VBPOX tensao de ruptura do silıciopolicristalino

15 30 V

Parametros de diodos entre substrato P e difusao NCJ capacitancia por unidade

de area0,94 fF/µm2

MJ expoente de variacao dacapacitancia com a tensao

0,34

PB potencial eletrico dajuncao

0,69 V

CJSW capacitancia lateral porunidade de perımetro

0,25 fF/µm

MJSW expoente de variacao dacapacitancia lateral com atensao

0,23

34

valores das indutancias parasitarias sao fornecidos pelo fabricante, explicando que estes

valores foram determinados sob testes de transistores de comprimento de canal 0, 35µm

e largura 5 e 10 µm.

Indutores

Utilizando os nıveis de metal mais altos da tecnologia e possıvel projetar indutores

espirais, o projeto deste tipo de indutores tem sido tema de estudo de varios trabalhos

[30], [31], [32]. O valor da indutancia depende da geometria da espiral, especificamente

do numero de espiras, da largura das linhas de metal, do espacamento entre espiras e

do diametro da espiral. A figura 3.2 mostra um indutor espiral de 2,75 espiras, onde

l e a largura das linhas de metal, s e o espacamento entre espiras e d e o diametro da

espiral.

! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! !! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! !! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! !! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! "

"""

####

$$$$

d

l

s

Figura 3.2: Vista superior de um indutor espiral.

Um modelo usado para estes indutores em alta frequencia e o modelo π, mostrado

na figura 3.3. A resistencia rls em serie com a indutancia e devida a resistividade das

linhas de metal. A interacao da estrutura projetada com o substrato e modelada com

os capacitores clsub1 e clsub2, e os resistores rlsub1 e rlsub2.

r ls

r lsub2r lsub1

clsub1 clsub2

L

SUBSTRATO

Figura 3.3: Modelo de indutor para RF adotado no ASITIC.

35

Existem programas de computador para modelamento de indutores espirais inte-

grados, como o ASITIC [27], desenvolvido por A. M. Niknejad, na Universidade de

California em Berkeley, que determina o modelo π do indutor e permite otimizar a

estrutura para conseguir um determinado valor de indutancia ou fator de qualidade.

Capacitores

C r csl cs

ccsub2

r csub2

ccsub1

SUBSTRATO

Figura 3.4: Modelo de capacitor para RF.

O modelo proposto para capacitores em RF inclui uma resistencia e uma indutancia

em serie, associadas com as placas de silıcio policristalino; inclui tambem componentes

de resistencia e capacitancia associados com a presenca do substrato em baixo da

estrutura.

3.3 Determinacao dos valores dos componentes do

circuito

Antes da determinacao dos valores para os componentes do circuito devem ser

definidos primeiro a frequencia de operacao f , o ciclo de trabalho do sinal de entrada

D, a tensao de alimentacao DC do circuito VDD, a potencia de RF de saıda PRFOUT e

o fator de qualidade da rede de saıda QL.

A frequencia de operacao e fixada em 2, 4GHz. O ciclo de trabalho do sinal de en-

trada, como foi visto no capıtulo 2, maximiza a capacidade de potencia do amplificador

quando seu valor e 50%, portanto, este foi o valor adotado. A tensao de polarizacao

do circuito sera inicialmente 3, 3V , sendo esta a tensao nominal de polarizacao da tec-

nologia a ser usada. Para determinar um valor de potencia de RF de saıda possıvel

de se obter, foram feitas varias iteracoes com as equacoes da tabela 2.2, variando esta

36

potencia e o fator de qualidade da rede de saıda para observar os valores resultantes

dos componentes do circuito. Estes valores sao mostrados na tabela 3.2.

Tabela 3.2: Estimativa dos valores de componentes do circuito em funcao da potencia

de RF de saıda e do fator de qualidade da rede de saıda.

PRFOUT (mW ) QL RL(Ω) C1(pF ) L′′2(nH) L

′2(nH) C2(pF ) L1(nH)

800 30 7,8517 1,5510 0,6001 15,0200 0,2928 5,2070

800 3 7,8517 1,5510 0,6001 0,9619 4,5720 5,2070

500 30 12,5627 0,9691 0,9602 24,0300 0,1830 8,3310

500 3 12,5627 0,9691 0,9602 1,5390 2,8570 8,3310

200 30 31,4068 0,3877 2,4000 60,0800 0,0732 20,8300

200 3 31,4068 0,3877 2,4000 3,8480 1,1430 20,8300

E importante ressaltar que os calculos mostrados na tabela 3.2 foram utilizados

apenas para estimar os valores dos componentes do circuito para diferentes valores

teoricos de potencia de saıda, e, baseado nisto, determinar um nıvel inicial de potencia

de saıda teorico, com o qual possam ser obtidos valores realizaveis dos componenes

do circuito. Assim, a tabela 3.2 nao contem valores finais dos componentes a serem

projetados.

Da tabela 3.2 pode-se observar que para valores altos de potencia de RF de saıda

e qualquer fator de qualidade (alto ou baixo), os valores dos componentes passivos do

circuito sao aparentemente realizaveis com a tecnologia disponıvel, porem, os nıveis de

corrente que circularao pelo circuito obrigariam a utilizar componentes com dimensoes

muito grandes. Por exemplo, para o caso de potencia de RF de saıda de 800mW

e fator de qualidade 30, os indutores L′′2 e L

′2 com valores de 0, 60nH e 15, 02nH

respectivamente, deverao suportar uma corrente senoidal de 451mA de pico2 e valor

RMS de 319mA. Para suportar esta corrente e necessario projetar os indutores com

linhas de metal muito largas, especificamente com largura muito maior que 20µm, isto

devido as densidades maximas permitidas de corrente dos diferentes nıveis de metal

da tecnologia (tabela 3.1). Alem de ocupar uma grande area no circuito, o projeto

2Este valor foi calculado com a maxima tensao de saıda expressa na tabela 2.1 e o valor da resistencia

de carga.

37

deste indutor ou um indutor com caracterısticas semelhantes, pode causar uma alta

capacitancia parasitaria e um comportamento mais capacitivo do que indutivo.

Por outro lado, para valores menores de potencia de RF de saıda, os componentes

podem ser projetados para suportar menores nıveis de corrente, porem, altos valores

de fator de qualidade da rede de saıda geram valores crıticos dos componentes C2 e

L′2, um valor muito baixo para o capacitor e um valor muito alto para o indutor. No

caso do projeto de um indutor em espiral integrado com alto valor mas que suporte

uma corrente relativamente baixa, a quantidade de espiras e proporcional a indutancia,

e quanto maior a quantidade de espiras, maior a resistencia parasitaria associada ao

indutor. Assim, indutores espirais integrados com altos valores de indutancia, resultam

em dispositivos com alta resistencia parasitaria associada.

Tambem com valores menores de potencia de RF de saıda, dois dos componentes

apresentam valores crıticos. O valor do capacitor C1 e proporcional a potencia de

RF de saıda, com a diminuicao da potencia de RF de saıda este capacitor reduzira

de valor. O efeito a analisar e o mesmo produzido pelo aumento da frequencia de

operacao do amplificador, o capacitor C1 pode atingir um valor tao pequeno que pode

ser comparavel com a capacitancia de saıda do transistor, justificando mais ainda o

conhecimento do comportamento da capacitancia de saıda do transistor.

O indutor de choke L1 aumenta seu valor com a diminuicao da potencia de RF

de saıda, sendo isto independente do fator de qualidade do circuito de saıda. o caso

e semelhante ao ja explicado, projetar um valor alto de indutancia implica uma alta

resistencia parasitaria associada ao indutor, e em geral, uma grande ocupacao de area

no projeto.

Da analise feita conclui-se que, com a tecnologia disponıvel, valores realizaveis dos

componentes passivos do circuito sao obtidos com um nıvel relativamente baixo de

potencia de RF de saıda e um baixo fator de qualidade do circuito de saıda. No caso

extremo do indutor L1, um valor alto de indutancia pode ser implementado com um

componente externo ao circuito integrado.

Um outro ponto a considerar para o calculo dos componentes do circuito e o valor

da fonte de alimentacao DC. Na tabela 2.1 observa-se que para um ciclo de trabalho

da tensao de entrada de 50%, a tensao no dreno do transistor pode atingir o valor de

3, 5620 vezes a tensao de alimentacao DC do circuito. A tecnologia usada tem um limite

38

de tensao de dreno para evitar ruptura entre dreno e fonte do transistor, que e igual

a 8V . Uma tensao de alimentacao DC de 3, 3V gerara uma tensao de dreno maxima

de 11, 7546V , por isto, deve ser considerada a diminuicao da tensao de alimentacao do

circuito, para nao gerar uma tensao de dreno que possa danificar o transistor, segundo

as especificacoes da tecnologia e os resultados da analise do circuito.

O valor de 2, 5V foi adotado para a fonte de alimentacao DC, com este, a tensao de

dreno maxima seria 8, 9050V , segundo os calculos teoricos. Para definir se esta tensao

e adequada para o projeto, foram calculados valores dos componentes passivos do

circuito. A tabela 3.3 mostra os valores calculados para os componentes, estes valores

calculados serviram para iniciar as simulacoes eletricas do circuito com o programa

Eldo para obter a tensao de dreno.

Tabela 3.3: Valores para os componentes passivos do amplificador com tensao de ali-

mentacao DC de 2,5V.

PRFOUT (mW ) QL RL(Ω) C1(pF ) L′′2(nH) L

′2(nH) C2(pF ) L1(nH)

200 3 18,0250 0,6755 1,3780 2,2080 1,9910 23,90

Quando simulado com valores de componentes calculados a partir de uma potencia

de saıda teorica de 50mW , observou-se que a potencia de saıda diminuiu consideravel-

mente apos a simulacao, isto devido as perdas de potencia que ocorrem no transistor

as quais nao foram consideradas inicialmente na analise matematica. Por isto, os val-

ores dos componentes do circuito foram determinados a partir de um valor teorico de

potencia de RF de saıda de 200mW , como mostrado na tabela 3.3.

O circuito de saıda deve ser modificado para conseguir um casamento a uma re-

sistencia de carga de 50Ω, a qual e a resistencia tıpica de uma antena. Para isto e

utilizado o casamento proposto na figura 2.9 e os componentes sao calculados com as

equacoes 2.51 e 2.52. Neste caso, o valor da indutancia LS foi 1, 59nH e o valor da

capacitancia CP foi 1, 77pF . O circuito projetado com os componentes da rede de

casamento a 50Ω no circuito de saıda e mostrado na figura 3.5.

Agora devem ser determinadas as dimensoes do transistor ativo. O comprimento do

canal e assumido como 0, 35µm, o mınimo valor especificado pela tecnologia, enquanto

a largura deve ser tal que com o valor determinado, a eficiencia de potencia adicionada

39

M1 C1 RA

L

VDD

1

C2 L 2

vin

L S

CP

Figura 3.5: Circuito amplificador classe E a ser projetado.

seja maxima. O procedimento utilizado para determinar a largura do transistor esta

baseado no metodo explicado em [19], nesta referencia, o amplificador classe E e anal-

isado utilizando para o transistor o modelo de nıvel 3 de SPICE. O metodo permite

caracterizar a saıda do amplificador (ou seja, a potencia de RF de saıda, a eficiencia

de dreno e a eficiencia PAE) em funcao da largura do transistor.

Para obter o valor de largura de canal do transistor decidiu-se utilizar simulacao do

circuito, nesta simulacao, o transistor e implementado em uma estrutura de transistores

em paralelo conhecida como estrutura de ”dedos”, onde o transistor basico tem uma

largura de 4, 5µm. A largura de canal total sera dada pelo numero de ”dedos”vezes

4, 5µm. Foi realizado o layout deste transistor basico e extraıdo o transistor com seus

componentes parasitarios para serem usados na simulacao. O diagrama e uma mostra

do layout da estrutura de dedos e apresentada na figura 3.6.

A largura do canal basico foi mantida relativamente pequena para ter as resistencias

parasitarias de dreno, fonte e porta tambem relativamente pequenas e com isto espera-

se melhorar a eficiencia PAE do amplificador.

Da simulacao realizada obtiveram-se os resultados de potencia de RF de saıda e

eficiencia de potencia adicionada mostrados na figura 3.7. A maxima eficiencia de

potencia adicionada foi 52, 10%, obtida com 70 transistores em paralelo, o qual resulta

em uma largura total de 315µm, com este valor, a potencia de RF de saıda obtida foi

51, 50mW . Observa-se a diminuicao tanto da potencia de saıda quanto da eficiencia

PAE do amplificador. Como ja foi explicado, essas diminuicoes sao devidas a que

nos calculos teoricos foram considerados componentes ideais no circuito, enquanto que

nesta simulacao foram considerados efeitos parasitarios no transistor.

40

FONTE

DRENO

PORTA

(a)

(b)

Figura 3.6: Mostra do diagrama (a) e do layout (b) da estrutura de dedos.

Para observar o comportamento do amplificador em funcao da frequencia de operacao,

foi variada a frequencia do pulso de entrada e observou-se a potencia de RF de saıda

e a eficiencia de potencia adicionada, os resultados sao mostrados na figura 3.8.

O procedimento seguinte consistiu em simulacoes do circuito amplificador. A

41

0

10

20

30

40

50

60

0 50 100 150 200

P RFO

UT(m

W)

n

0

10

20

30

40

50

60

0 50 100 150 200

PAE

(%)

n

(a) (b)

Figura 3.7: (a) Potencia de RF de saıda e (b) eficiencia de potencia adicionada obtidas

em simulacao em funcao do numero de transistores em paralelo.

0

10

20

30

40

50

60

2,0 2,2 2,4 2,6 2,8 3,0

P RFO

UT(m

W)

f (GHz)

0

10

20

30

40

50

60

2,0 2,2 2,4 2,6 2,8 3,0

PAE

(%)

f (GHz)

(a) (b)

Figura 3.8: (a)Potencia de RF de saıda e (b) eficiencia de potencia adicionada em

funcao da frequencia da tensao de entrada.

primeira simluacao foi feita utilizando os valores calculados dos componentes. As

simulacoes seguintes constituiram um procedimento de otimizacao, estas foram feitas

variando os valores dos componentes e buscando uma melhoria quanto ao nıvel de

potencia de RF de saıda. Os valores ajustados dos componentes apos a otimizacao sao

mostrados na tabela 3.4.

Tabela 3.4: Valores finais para os componentes passivos do amplificador da figura 3.5.

RL(Ω) RA(Ω) C1(pF ) L′′2 + L

′2(nH) C2(pF ) L1(nH) LS(nH) CP (pF )

18,025 50 0,68 4,20 1,30 23,90 1,98 2,20

42

Com estes valores dos componentes passivos foi simulado novamente o circuito

variando a largura do transistor, os resultados de eficiencia de potencia adicionada e

potencia de RF de saıda em funcao da largura do transistor sao mostrados na figura

3.9

010203040506070

0 50 100 150 200

P RFO

UT(m

W)

n

0

10

20

30

40

50

60

0 50 100 150 200

PAE

(%)

n

(a) (b)

Figura 3.9: (a) Potencia de RF de saıda e (b) eficiencia de potencia adicionada obtidas

em simulacao em funcao da largura do transistor, com os valores finais dos componentes

passivos.

Baseado nos resultados mostrados na figura 3.9, decidiu-se usar 100 transistores em

paralelo, correspondente a uma largura total do canal do transistor NMOS de 450µm.

Desta forma, os valores da potencia de RF e da eficiencia de potencia adicionada foram

de 63, 92mW e 54, 05%, respectivamente.

A seguir, sao mostrados os resultados de potencia de RF de saıda e eficiencia de

potencia adicionada em funcao da frequencia da tensao de entrada, para o circuito

simulado apos a otimizacao.

O circuito foi acrescentado com uma indutancia LIN em serie entre a entrada de

sinal e a porta do transistor, o objetivo desta indutancia e compensar o efeito capacitivo

da porta do transistor, o valor de LIN e 7nH e foi determinado mediante simulacao.

Nesta simulacao e adicionada uma linha de transmissao sem perdas e com impedancia

caracterıstica de 50Ω, entre a fonte de sinal de RF e o circuito para emular um cabo e

simular o circuito de maneira semelhante a como sera testado no laboratorio. O valor

do indutor foi ajustado ate observar que nao havia sinal refletido no extremo inicial da

linha de transmissao.

Finalmente, o circuito a ser implementado, com um transistor de largura de canal

43

01020304050607080

2,0 2,2 2,4 2,6 2,8 3,0

P RFO

UT (m

W)

f (GHz)

0

10

20

30

40

50

60

2,0 2,2 2,4 2,6 2,8 3,0

PAE

(%)

f (GHz)

(a) (b)

Figura 3.10: (a) Potencia de RF de saıda e (b) eficiencia de potencia adicionada em

funcao da frequencia da tensao de entrada apos a otimizacao.

450µm e comprimento 0, 35µm, aparece na figura 3.11 e os valores dos componentes

passivos do circuito sao mostrados na tabela 3.5.

M1 C1 RA

L S

L

VDD

1

C2 L 2

CPvin

L IN

Figura 3.11: Circuito final a ser implementado.

Tabela 3.5: Valores dos componentes do amplificador da figura 3.11.

LIN(nH) L1(nH) C1(pF ) C2(pF ) L2(nH) LS(nH) CP (pF ) RA(Ω)

7 23,90 0,68 1,30 4,20 1,98 2,20 50

3.4 Implementacao do circuito

Apos a definicao de todos os componentes do circuito, uma ultima simulacao deve

ser feita para determinar os nıveis de corrente e tensao que vao suportar os compo-

44

nentes no circuito. Na implementacao do circuito e importante considerar as correntes

RMS que circularao por cada componente, para projetar as larguras adequadas das

linhas de metal segundo a densidade de corrente maxima de cada metal, especificada

pela tecnologia utilizada. A tabela 3.6 mostra a corrente RMS que circulara por cada

componente segundo os resultados de simulacao. A corrente especificada para o transis-

tor M1 corresponde a corrente de dreno. Ressalta-se que RA e a resistencia da antena.

(50Ω).

Tabela 3.6: Valores de corrente RMS por cada componente do circuito.

Componente L1 M1 C1 L2 CP LIN

Corrente RMS (mA) 57,45 126,01 20,70 77,27 66,18 20,22

A tensao maxima de dreno observada foi de 5, 76V , este valor e inferior ao maximo

especificado pela tecnologia (menor ou igual que 8V).

A etapa seguinte no projeto e a realizacao do layout do circuito utilizando o pro-

grama Mentor Graphics. A figura 3.12 apresenta o layout final o qual ocupa uma area

de 1215x1020µm2.

A seguir, e explicada a forma como foi realizado o layout de cada componente e as

consideracoes levadas em cada caso.

3.4.1 Transistor ativo

O transistor deve ter uma largura de canal de 450µm e um comprimento de canal

de 0, 35µm. Utilizando o transistor basico de largura 4, 5µm, foram projetados 5 blocos

de transistores em estrutura de dedos, tendo cada bloco 20 destes transistores, com as 5

estruturas conectadas em paralelo obtem-se os 100 transistores em paralelo necessarios

para conseguir a largura de 450µm. A figura 3.13 mostra o layout de um dos blocos

de 20 transistores em estrutura de dedos.

Em cada bloco de transistores as difusoes de fonte estao conectadas ao substrato

mediante linhas de metal dos nıveis 1 e 2, foram usados dois nıveis de metal para

suportar a corrente de dreno e fonte sem atingir as densidades de corrente maximas

dos metais segundo a especificacao da tecnologia. A saıda do dreno esta atraves do

nıvel de metal 4, isto para diminuir a capacitancia parasitaria entre dreno e fonte.

45

Figura 3.12: Layout final do circuito.

Para tentar minimizar a capacitancia parasitaria entre dreno e porta devida ao

desenho do layout, as linhas de metal destes terminais sao alocadas em lados opostos

nos blocos de transistores.

Uma vez projetado o transistor, um aspecto importante e determinar a capacitancia

parasitaria entre o dreno e o substrato, isto porque esta capacitancia deve ser consider-

ada como parte da capacitancia C1. Com a equacao 2.48 pode-se calcular a capacitancia

de uma das juncoes dreno-substrato da estrutura. Considerando a area da difusao de

dreno Add = 10, 35µm2, o perımetro da mesma difusao Pdd = 9, 1µm,3 e os outros

parametros da equacao 2.48 (tabela 3.1) dadas pela tecnologia, a capacitancia para-

sitaria de uma difusao e de 12fF para uma tensao da juncao igual a zero e de 5, 91fF

para a maxima tensao reversa obtida entre dreno e substrato. A estrutura do transis-

tor tem em total 55 difusoes de dreno, portanto, a capacitancia parasitaria total entre

dreno e substrato tem um valor maximo de 660fF e um valor mınimo de 325, 05fF

3Estes valores sao tomados da extracao do layout.

46

Figura 3.13: Layout de um bloco de 20 transistores de largura 4, 5µm em estrutura de

dedos.

3.4.2 Indutores

Os indutores L2, LS e LIN , dados seus valores, podem ser implementados como

indutores espirais integrados. Decidiu-se nao projetar integrado o indutor de choke

L1 devido que seu alto valor e a corrente que deve suportar obrigariam a utilizar uma

grande area no projeto para este indutor, o qual e considerado pouco pratico pelo custo

por unidade de area do projeto e tambem pelos altos efeitos parasitarios devido a area

utilizada.

Para o projeto dos indutores espirais foi usado primeiro o programa Spiral Inductor

Calculator [26], com este programa foram determinadas as dimensoes dos indutores

para obter o valor desejado de indutancia. As dimensoes consideradas nos indutores

sao o numero de espiras, a largura das linhas de metal, o espacamento entre espiras e

o diametro da espiral externa. Para cada indutor, as dimensoes determinadas foram

introduzidas no programa Asitic [27] para obter o layout e o modelo π (figura 3.3).

Em todos os indutores espirais, alem de utilizar uma largura nao menor de 15µm

nas linhas de metal, foram utilizados varios nıveis de metal em paralelo, isto para

suportar a corrente que circulara pelos indutores sem exceder a maxima densidade de

corrente dos diferentes nıveis de metal segundo as especificacoes da tecnologia.

47

A Tabela 3.7 mostra os resultados do projeto dos indutores usados. Os layout dos

indutores sao mostrados na figura 3.14.

(a) (b) (c)

Figura 3.14: Layout dos indutores espirais obtidos no Asitic. (a) L2; (b) LS; (c) LIN .

3.4.3 Capacitores

Os capacitores C2 e CP sao implementados utilizando as duas camadas de silıcio

policristalino da tecnologia, POLY1 e POLY2. As dimensoes da estrutura de cada

capacitor foram definidas usando as especificacoes tıpicas de capacitancia por unidade

de area e capacitancia por unidade de perımetro dadas pela tecnologia (tabela 3.1) e os

valores de capacitancia a serem obtidos. A tabela 3.8 mostra os resultados do projeto

destes capacitores.

A figura 3.15 mostra o layout dos capacitores C2 e CP . Nos dois casos, pode-se

observar que na placa de POLY2 (placa superior) foram deixados espacos abertos para

distribuir os contatos da placa de POLY1 (placa inferior) o mais uniforme possıvel. As

areas e os perımetros especificados na tabela 3.8 correspondem a placa de POLY2.

O capacitor C1, cujo valor e 0, 68pF nao foi implementado pois este valor e atingido

com a capacitancias parasitarias entre dreno e substrato. Estas capacitancias para-

sitarias correspondem a capacitancia de juncao entre a difusao de dreno e o substrato,

e a capacitancia formada entre o substrato e as linhas de metal conectadas a difusao

de dreno.

3.4.4 Pads

Os pads sao estruturas quadradas de 100µm de lado compostas pelos quatro nıveis

de metal em paralelo, interconectados por contatos e vias. A figura 3.16 mostra o

48

Tabela 3.7: Descricao do projeto dos indutores espirais.

Indutor L2

Valor do indutor: 4, 20nHDeterminacao das dimensoes Numero de espiras: 3,25

Largura de linha: 16µmEspacamento entre espiras: 5µmDiametro: 300µm

Layout e extracao do modelo π Nıveis de metal em paralelo METAL 2, 3 e 4L 4, 30nHrls 4, 64Ωclsub1 237, 2fFrlsub1 421Ωclsub2 254, 2fFrlsub2 539, 8ΩQ 5, 175

Indutor LS

Valor do indutor: 1, 98nHDeterminacao das dimensoes Numero de espiras: 2,25


Layout e extracao do modelo Nıveis de metal em paralelo METAL 2, 3 e 4L 2, 10nHrls 3, 683Ωclsub1 137, 6fFrlsub1 542, 8Ωclsub2 136, 3fFrlsub2 629, 7ΩQ 6, 479

Indutor LIN

Valor do indutor: 7nHDeterminacao das dimensoes Numero de espiras: 4,75


Layout e extracao do modelo π Nıveis de metal em paralelo METAL 3 e 4L 7, 20nHrls 7, 02Ωclsub1 219, 6fFrlsub1 406, 1Ωclsub2 232, 9fFrlsub2 552, 6ΩQ 3, 659

49

Tabela 3.8: Resultados do projeto dos capacitores integrados.

Capacitor Valor Area das placas Perımetro das placasC2 1, 30pF 1507, 84µm2 387, 2µmCP 2, 20pF 2548, 96µm2 430, 4µm

(a) (b)

Figura 3.15: Layout dos capacitores. (a) C2; (b) CP .

layout dos pads utilizados no projeto.

Figura 3.16: Layout dos pads usados no projeto.

No layout sao usados arranjos de tres pads para a entrada e a saıda de sinal de RF,

como visto na figura 3.12. O pad central corresponde ao sinal de RF e os pads dos

extremos correspondem a terra. A distancia entre os centros de pads contıguos deve

ser 200µm para acoplar corretamente os terminais das pontas de prova utilizadas para

os testes.

50

Um pad e deixado no layout para conectar o indutor externo L1.

3.5 Resultados da simulacao pos-layout

A etapa seguinte foi a extracao do circuito eletrico do amplificador de potencia a

partir do layout mostrado na figura 3.12, utilizando o programa ICStation de Mentor

Graphics. A extracao realizada permite obter os transistores e capacitores com seus

componentes parasitarios, e as resistencias associadas as linhas de metal que interconec-

tam os componentes do circuito. Apenas os indutores nao sao obtidos na extracao. Os

indutores com todos seus componentes parasitarios, determinados com o programa

Asitic, sao adicionados a extracao para realizar as simulacoes e estimativas finais de

desempenho do amplificador de potencia.

Um procedimento interessante para mostrar a dependencia entre o desempenho do

circuito e a qualidade dos indutores projetados e apresentar os resultados de simulacoes

pos-layout considerando os indutores tanto como componentes ideais quanto como

componentes com efeitos parasitarios.

Na tabela 3.9 sao apresentados os resultados dos tres possıveis casos de simulacao

do circuito operando em 2, 4GHz, com parametros SLOW, TYPICAL e FAST para o

transistor, segundo os modelos fornecidos pelo fabricante.

Tabela 3.9: Comparacao entre as simulacoes do amplificador com e sem indutores

integrados com efeitos parasitarios.

Simulacoes com indutores ideais

SLOW TYPICAL FAST

PRFOUT (mW ) PAE (%) PRFOUT (mW ) PAE (%) PRFOUT (mW ) PAE (%)

30,62 54,63 50,04 60,89 38,95 18,17

Simulacoes com indutores com efeitos parasitarios

SLOW TYPICAL FAST

PRFOUT (mW ) PAE (%) PRFOUT (mW ) PAE (%) PRFOUT (mW ) PAE (%)

14,40 13,50 21,82 16,57 13,85 5,02

Com estes resultados pode-se iniciar a concluir que os efeitos de perdas de potencia

51

causadas pelos indutores integrados causam uma deterioracao do desempenho do am-

plificador.

Na figura 3.17 sao mostrados os resultados de potencia de RF de saıda e eficiencia

de potencia adicionada obtidas da simulacao do circuito com indutores integrados com

efeitos parasitarios, considerando variacao da frequencia de operacao.

Os ultimos resultados de simulacao a comentar sao os valores da corrente IL1, que

e a mesma corrente entregue pela fonte de alimentacao DC. Com operacao do circuito

em 2, 4GHz, o valor medio da corrente IL1 foi de 30, 33mA quando simulado com

parametros SLOW, 42, 51mA quando simulado com parametros TYPICAL e finalmente

86, 33mA quando simulado com parametros FAST.

Os resultados finais do desempenho do amplificador de potencia sao muito difer-

entes e inferiores aos resultados estimados no inıcio do projeto. Com respeito a isso,

cabe explicar que no inıcio do projeto, a tecnologia CMOS de 0, 35µm da AMS tinha

disponıveis apenas tres nıveis de metal, e justo antes da fabricacao do circuito inte-

grado foi disponibilizado o quarto nıvel de metal, mas nao foi disponibilizado o design

kit da tecnologia com as novas caracterısticas. Buscando um melhor desempenho dos

indutores integrados, estes foram implementados com o nıvel 4 de metal. Informacao

fornecida pelo fabricante foi utilizada para modificar o design kit antigo e incluir neste

o quarto nıvel de metal, assim foi projetado o circuito amplificador de potencia. Os

resultados iniciais eram mais otimistas, os resultados apresentados neste trabalho cor-

respondem as simulacoes feitas com o design kit novo fornecido pelo fabricante.

52

0

5

10

15

20

25

30

2,0 2,1 2,2 2,3 2,4 2,5 2,6

P RFO

UT (m

W)

f (GHz)

0

5

10

15

20

2,0 2,1 2,2 2,3 2,4 2,5 2,6

PAE

(%)

f (GHz)

(a)

0 5

10 15 20 25 30 35

2,0 2,1 2,2 2,3 2,4 2,5 2,6

P RFO

UT (m

W)

f (GHz)

0

5

10

15

20

2,0 2,1 2,2 2,3 2,4 2,5 2,6

PAE

(%)

f (GHz)

(b)

0

5

10

15

20

25

30

2,0 2,1 2,2 2,3 2,4 2,5 2,6

P RFO

UT (m

W)

f (GHz)

0 2 4 6 8

10 12 14

2,0 2,1 2,2 2,3 2,4 2,5 2,6

PAE

(%)

f (GHz)

(c)

Figura 3.17: Resultados das simulacoes finais de potencia de RF de saıda e eficiencia de

potencia adicionada em funcao da frequencia. (a) Com parametros SLOW ; (b) Com

parametros TYPICAL; (c) Com parametros FAST.

Capıtulo 4

Procedimento de teste e resultados

O circuito amplificador de potencia projetado foi fabricado na tecnologia CMOS de

0, 35µm junto com outros circuitos que formam parte do transceptor de RF, estes outros

circuitos sao um misturador [33], um amplificador de baixo ruıdo [34], um oscilador

controlado por tensao [35], um sintetizador de frequencia, um conjunto misturador-

oscilador controlado por tensao e um conjunto amplificador de baixo ruido-misturador-

oscilador controlado por tensao. As dimensoes do circuito integrado fabricado sao

2600µm x 3700µm. A figura 4.1 mostra uma fotomicrografia do circuito integrado

fabricado.

Amplificador Oscilador Sintetizadorde potencia de frequencias

Amplificador Misturador Amplificador Misturadorde baixo ruıdo, e Oscilador de baixo ruıdoMisturador eOscilador

Figura 4.1: Fotomicrografia do circuito integrado fabricado.

53

54

Uma placa de teste foi projetada e fabricada, conforme mostrada na figura 4.2.

Todos os terminais dos diferentes circuitos correspondentes a fontes DC como de po-

larizacao, de controle e de alimentacao foram conectados nesta placa, e aplicou-se sobre

o circuito integrado apenas pontas de prova de RF, isto facilita o procedimento de teste.

Figura 4.2: Placa para teste do circuito.

O indutor L1 foi construıdo utilizando um nucleo de ferrite, as medidas deste in-

dicaram que o valor da indutancia obtida foi de 41nH. Este valor de indutancia e

adequado, ressalta-se que o valor calculado para este indutor (23,91nH) era um valor

mınimo para considera-lo uma impedancia muito alta (idealmente circuito aberto) na

frequencia de operacao. Na figura 4.2 e mostrado o ponto de acesso ”DRENO”, onde

se colocara mediante microsoldagem um fio de ouro para ter acesso ao dreno do tran-

sistor no circuito integrado, e ”VDD”correspondente ao ponto onde deve ser conectada

a tensao de alimentacao DC. Entre estes dois pontos foi soldado o indutor L1.

Os equipamentos utilizados durante o teste foram:

• Gerador de pulsos HP 8133A.

• Fonte de alimentacao DC HP 3620A.

• Analisador de espectros HP 8565E.

• Osciloscopio Tektronix 11801B.

55

O gerador de pulsos HP 8133A foi utilizado para fornecer ao circuito um sinal de

entrada que pudesse operar o transistor ativo em chaveamento, a amplitude total desta

tensao foi mantida sempre entre zero volts e a tensao de alimentacao DC. Procurou-

se obter resultados de caracterizacao do amplificador tanto no domınio da frequencia

como no domınio do tempo.

4.1 Estimativa das perdas por cabos e conectores

Os cabos e conectores utilizados no laboratorio para os testes foram provados para

determinar as perdas de potencia causadas por estes. Foram utilizados cabos de 1

metro de comprimento, com impedancia caracterıstica 50Ω e conectores SMA. Foram

realizadas medidas de potencia de sinais tomadas diretamente do gerador, com um e

com dois cabos conectados em serie, estimou-se que a perda causada por um desses

cabos e 1, 33dB.

Outro componente que gera uma certa perda de potencia e o Bias Tee, este consiste

de um capacitor conectado em serie com a entrada de sinal do analisador de espectro,

este capacitor bloqueia qualquer componente DC da entrada do equipamento de me-

dida. A perda de potencia estimada para este componente e 0, 5dB. Esta estimativa

foi feita com medidas de potencia diretamente de um gerador de sinais, com e sem o

Bias Tee.

As perdas de potencia na saıda do circuito sao estimadas entao em 1, 83dB, corre-

spondente a soma das duas perdas mencionadas acima.

4.2 Resultados obtidos no domınio da frequencia

Para observar o comportamento do amplificador no domınio da frequencia utilizou-

se o analisador de espectros HP 8565E conectado na saıda de RF do amplificador. Este

equipamento fornece a impedancia de carga de 50Ω requerida no amplificador.

O primeiro teste realizado consistiu em variar o valor da tensao de alimentacao DC

para observar a potencia de RF de saıda, isto foi feito alimentando-se o amplificador

com tensao VDD de 2, 5V , o nıvel observado de corrente entregue pela fonte VDD foi

baixo, comparado com o valor estimado na simulacao. Durante este teste a frequencia

56

do sinal de entrada foi fixada em 2, 4GHz. A figura 4.3 mostra os resultados deste

teste, a tensao de alimentacao VDD foi variada entre 2,5 e 3 V .

5

6

7

8

9

10

11

30 35 40 45 50

P RFO

UT (

dBm

)

IL1 (mA)

Figura 4.3: Potencia de RF de saıda em funcao da corrente da fonte de alimentacao

DC, operando em 2, 4GHz.

A figura 4.4 mostra a imagem tomada do analisador de espectros quando foi medida

a maxima potencia de RF de saıda em 2, 4GHz.

Figura 4.4: Espectro do sinal de saıda com 10dBm de potencia, operando em 2, 4GHz.

No segundo teste foi variada a frequencia de operacao para observar a relacao entre

a potencia de RF de saıda e a frequencia de operacao. A figura 4.5 mostra a maxima

potencia de RF de saıda obtida em funcao da frequencia de operacao.

Observa-se que a maxima potencia de saıda de RF em 2, 4GHz e 10dBm, e que a

maxima potencia de RF de saıda e 10, 50dBm e acontece em 2, 1GHz. Estas medidas

57

5

6

7

8

9

10

11

1.9 2.0 2.1 2.2 2.3 2.4 2.5 2.6P R

FOU

T (

dBm

)f (GHz)

Figura 4.5: Potencia de RF de saıda em funcao da frequencia de operacao.

sao as entregues pelo analisador de espectro, ou seja, estas medidas tem o efeito das

perdas causadas pelos cabos e conectores. Considerando as perdas, o valor da potencia

de RF de saıda e estimado em 11, 83dBm ou equivalente, 15, 24mW , em 2, 4GHz.

4.3 Resultados obtidos no domınio do tempo

Figura 4.6: Tensao de saıda do amplificador operando em 2, 4GHz, maxima amplitude

obtida.

Para observar o sinal de saıda no domınio do tempo foi usado o osciloscopio Tek-

tronix 11801B. Os resultados coincidem com os resultados obtidos no domınio da

frequencia, para mostrar isto, apresenta-se a forma da tensao de saıda obtida no caso

58

de maxima amplitude em 2, 4GHz. A amplitude desta tensao de saıda foi de 1V , o

qual visto sobre uma carga de 50Ω, como e neste caso, corresponde a uma potencia de

10dBm. Estas medidas tem as mesmas perdas citadas no caso das medidas no domınio

da frequencia pois foram usados os mesmos cabos e o Bias Tee para levar o sinal de

RF de saıda do circuito ao osciloscopio.

Ressalta-se que a forma de tensao observada e senoidal, com pouca distorcao, como

indicado na analise teorica do amplificador.

4.4 Eficiencia

Utilizando o gerador de pulsos como sinal de RF de entrada para o amplificador,

houve dificuldade de determinar nos testes a potencia de RF que efetivamente esta

entrando ao circuito, com isto, nao foi possıvel determinar a eficiencia de potencia

adicionada. A eficiencia de dreno foi determinada para o caso de maxima potencia de

RF de saıda em 2, 4GHz, neste caso, a fonte de alimentacao DC tomou um valor de

3, 0V e a corrente entregue pela fonte foi de 47, 10mA. Com estes valores, a eficiencia

de dreno determinada foi de 10, 78%.

Com a preocupacao de determinar um valor final para a eficiencia de potencia

adicionada, e proposto um metodo para estimar a potencia ativa de RF de entrada ao

circuito na frequencia de operacao. Na figura 4.7 e representado o circuito de entrada

do amplificador.

+_ Zen

R i

+

_entvifundv

Figura 4.7: Representacao do circuito de entrada do amplificador de potencia.

Conhecida a tensao de entrada ao circuito, esta pode ser decomposta em suas

componentes de Fourier para utilizar apenas a componente fundamental ao circuito. A

impedancia de entrada ao circuito deve ser conhecida tambem. A magnitude da tensao

efetiva de entrada ao amplificador e definida como:

59

|vent| =|vifund||Zin||Zin + Ri|

A partir da tensao vent determinada e calculada a tensao eficaz ou RMS de entrada

ventrms.

ventrms =vent√

2

Finalmente a potencia ativa de RF de entrada na frequencia de operacao e definida

como:

PRFIN = v2entrmsRe

(1

Zin

)O metodo proposto considera conhecida a impedancia de entrada do amplificador,

esta pode ser obtida por simulacao, porem para obter um resultado confiavel, no mo-

mento esta-se procurando uma verificacao do metodo proposto e uma forma de se obter

a medida da impedancia de entrada no laboratorio. Espera-se apresentar em breve o

resultado final da aplicacao deste metodo.

Finalmente, pode-se dizer que a potencia de saıda verificada nos testes foi da ordem

do valor obtido no caso de simulacao com parametros SLOW para o transistor, a fonte

de alimentacao DC e a corrente entregue por esta precisaram valores mais altos do

que os valores simulados para gerar a potencia de RF de saıda maxima observada, por

isto, a eficiencia de dreno, que foi medida, apresentou um valor inferior a eficiencia de

potencia adicionada.

Capıtulo 5

Conclusoes e Sugestoes

5.1 Conclusoes

Estudou-se as possibilidades para implementar um estagio de amplificador de potencia

e determinou-se que os amplificadores que operam com dispositivo ativo nao linear

oferecem vantagens quanto a eficiencia. Entre os amplificadores que operam com dis-

positivo ativo nao linear, a classe E foi escolhida pois apresenta uma maior simplicidade

quando comparada com outras como as classes D e F.

O amplificador de potencia classe E foi analisado, embora esta analise tenha sido

apresentada em varios trabalhos anteriores, apresentaram-se neste trabalho os resulta-

dos de um modo diferente. Os componentes do circuito foram determinados em funcao

do ciclo de trabalho da tensao de entrada, a frequencia de operacao, a tensao de ali-

mentacao DC e o fator de qualidade da rede de saıda. Tambem foi discutida a relacao

entre o tamanho do transistor e o desempenho do amplificador, sendo este desempenho

quantificado pela medida de eficiencia de potencia adicionada (PAE).

Foi desenvolvido o projeto de um amplificador de potencia classe E. A imple-

mentacao foi feita em tecnologia CMOS de 0, 35µm, com 4 camadas de metal e 2 ca-

madas de silıcio policristalino. Com excecao de um indutor de alto valor, implementaram-

se todos os componentes integrados.

Os indutores espirais integrados sao os componentes mais crıticos dentro do projeto

uma vez que estes nao tem um fator de qualidade alto para desprezar as perdas de

potencia nas resistencias parasitarias associadas. Para diminuir a resistencia parasitaria

em serie com os indutores e para suportar altos valores de corrente nestes indutores,

60

61

foram usadas varias camadas de metal (ate tres) em paralelo para implementar os

indutores. O modelo adotado para descrever o comportamento dos indutores sobre o

substrato de silıcio foi o modelo π. Utilizou-se o programa Asitic para estabelecer o

circuito equivalente de cada indutor integrado, de acordo com o modelo π.

Da simulacao do circuito observou-se em 2, 4GHz, simulado com parametros SLOW,

TYPICAL e FAST, uma potencia de RF de saıda maxima de 14, 14mW , 21, 82mW e

13, 85mW respectivamente, com eficiencia de dreno adicionada de 13, 50%, 16, 57% e

5, 02% respectivamente.

Dos testes do circuito obteve-se uma potencia de RF de saıda de 11, 83dBm ou

15, 24mW em 2, 4GHz, mas a maxima potencia de RF de saıda foi 12, 33dBm ou

17, 10mW em 2, 1GHz. O resultado e considerado baixo, quando comparado com o re-

sultado da simulacao pos-layout. Estes resultados podem estar afetados pelos indutores

integrados, os modelos estimados pelo programa Asitic indicam fatores de qualidade

maiores do que os tipicamente obtidos com estes indutores.

Houve dificuldade para determinar a potencia de RF que esta sendo aplicado efe-

tivamente o circuito, e portanto, dificuldade tambem de determinar a eficiencia de

potencia adicionada. A eficiencia de dreno determinada foi de 10, 79%. Um metodo

foi proposto para determinar a potencia de RF de entrada ao circuito na frequencia de

operacao, espera-se obter resultados de medidas da impedancia de entrada ao circuito

para verificar este metodo.

5.2 Sugestoes para trabalhos futuros

Uma otima caracterizacao dos indutores integrados e necessario para obter resulta-

dos de testes satisfatorios em projetos de circuitos integrados para RF. Esta caracter-

izacao pode ser inclusive pratica e nao apenas em simulacao.

Uma outra alternativa para os indutores e a implementacao destes com a tecnica

Bond Wire, a qual permite implementar indutores externos ao substrato, com maiores

fatores de qualidade, isto sem duvida melhoraria o desempenho do circuito. Um in-

conveniente aparece, os indutores projetados com esta tecnica sao de valores pequenos,

poucos nano Henrys.

Sobre o layout mostrado neste trabalho podem ser feitas melhorias, por exemplo,

62

as terminacoes das linhas de metal devem mudar para casar em tamanho com as ter-

minacoes dos componentes. Outro aspecto pode ser o indutor LIN , o valor determinado

para este foi relativamente alto, uma consideracao poderia ter sido implementa-lo como

indutor externo ao circuito integrado, com isto o indutor tivesse tido um maior fator

de qualidade e o amplificador menor perda de potencia.

Conhecidos os resultados da simulacao pos-layout com o mais recente design kit do

processo de fabricacao, fornecido pelo fabricante, foi iniciado um novo procedimento

de projeto para procurar melhorar os resultados deste primeiro projeto. Foram con-

siderados varios aspectos para este novo projeto, entre estes, foi projetado para operar

com uma tensao de alimentacao DC de 3,3V, a qual e a tensao de alimentacao nomi-

nal da tecnologia usada. Tambem, procurando melhorar o isolamento entre a entrada

e a saıda do transistor ativo, foi implementado um arranjo de dois transistores em

configuracao CASCODE. Um novo projeto com as caracterısticas descritas esta em

processo de fabricacao atualmente.

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PROJETO DE UM AMPLIFICADOR DE POTENCIA …dmpsv/download/DissertacaoPA.pdf · classe E com os mais importantes resultados da an´alise matem´atica. ... (d) L 0 2 com Q L = 3; (e)