SD2
Aula 1.1
Sistemas sequenciais dependem de uma combinao na ordem certa, ou
seja, dependem das entradas passadas para saber o valor das atuais.
Para que o sistema tenha memria, ele precisa ser capaz de se manter
em pelo menos 2 estados possveis por seus prprios meios. possvel se
obter multi-estabildiade por meio de retroalimentao (conexo entra a
entrada e sada.
Latch: Pode ser levado a um de seus estados possveis a qualquer
momento.Flip-flop: um latch sensvel a borda (s responde a
tentativas de mudana em instantes especficos.
Latch SR: Set-Reset. Pode ser levado a um dos estados estveis e
manter-se nele sem auxlio de entradas. O Set =1 leva o resultado de
Q/ = 0; mas s funciona se Reset for 0. Mesmo se posteriormente Set
for pra 0 o estado se mantm, pois 00 last Q. Com o R=1, Q=0...No
caso de R=S=1, o estado funciona perfeitamente, mas no faz muito
sentido uma vez que nas sadas espera-se Q e Q/. Se R e S forem pra
0 muito rapidamente no se sabe qual o resultado ser mostrado devido
ao atraso das portas logicas.
Latch S/R/: um latch SR ativo em baixo.
Latch SR com enable: S funciona quando C = 1, caso contrrio ele
simplemente mantem o resultado.
Latch D (ou transparente - mais importante dos latchs): Esse
latch garante que quando S=1, R=0. e vice versa, evitando assim os
resultados 00 e 11.
Mquina de estados, memria feita pelos flip-flops:
Uma soluo o par flip flop D mestre-escravo: Quando CLK = 0 a
entrada recebida pelo mestre apenas. Quando muda pra 1, a sada do
mestre passada para o escravo.
A setinha indica que sensvel borda de subida.
Indica sensvel a borda de descida.
Flip-flop D - Preset e Clear: Levam as sadas Q=1 (preset) ou Q=0
(clear) independentemente das entradas. Tipicamente definem os
estados iniciais.
Flip-Flop JK:
Flip-flop T: Muda de estado a cada subida do clock. Com enable,
a mudana s ocorre na subida do clock (T no caso, mas o prof usa CLK
aqui) quando o enable (T para o prof) vale 1, caso contrrio nada
acontece.
Aula 1.2
A temporizao serve para evitar transies indevidas de estado em
transies temporrias de lgicas de prximo estado. Esse atraso
definido por 50% da transio da subida e 50% da transio da descida
(podem ter tempos diferentes a subida e a descida). Esse atraso em
relao a sada, ou seja, para TpLH a sada que est subindo, no as
chaves.
Tambm existe o tempo de preparao (setup) e de sustentao (hold),
durante o qual no se deve ocorrer transies nas demais chaves. O
setup a preparao para realizar o comando do RELGIO, e o hold para
concluir o comando. Quem demora a responder a sada, no a
entrada.
Ex:
Ex:
Para fazer um flip-flop a partir de outro, tem que seguir a
seguinte ideia:
A partir do flip-flop SR(XY) fazer um JK. preciso montar a
tabela do FF requerido, para isso monta na ordem A, B e Q, e
encontra o valor de Q. Depois precisar montar a do XY. Para isso,
usa-se a sada Q como entrada, e com isso olha os possveis valores
de XY para fazer o Q seguinte e mesmo o atual. Confere a tabela do
XY e veja quais so os valores possveis.
Nesse exemplo: quando Q=0 e Q=0? Ocorre para S=0 e R=1 ou R=0
(ver na tabela do SR)...Monta-se ento o mapa de carnot para S e
para R e encontra-se a lgica combinacional.
A = J; B = K; C = Q.
Debouncer: A chave tradicional produz muito rudo, e os contatos
so so abertos e fechados diversas vezes at estabilizar. Se um latch
for adicionado, esse rudo no causar efeito, pois o latch funcionar
como um set ou reset.
Prestar ateno: o latch funciona apenas quando o clock 1, o
flip-flop funciona apenas na subida do clock.
Porta C de Muller
Quando A = B o fraco no interfere. Se A=B=0, o transistor P leva
o n interno pra 1, logo sada 0. q vira 1. Se A=B=1, o transistor N
leva o n interno pra 0, logo sada 1. Quando A diferente de B, o
inversor fraco faz com que o resultado anterior seja mantido, pois
no tem mais entradas.
