Máquina deVan Noije
Carlos Alberto Rosawww.carlos-rosa.com
23 de Outubro de 2008
Prof. Dr. WilhelmusAdrianus Maria Van Noije
MOSFETJulius Edgar Lilienfeld propôs em 1925 o princípio básico do funcionamento dos Transistores de Efeito de Campo. A patente de 1933 descreve o funcionamento do MOSFET Modo Depleção.
Princípio do MOSFET• MOS – Metal Oxide Semiconductor
Metal
Oxide
Semiconductor
dmetal
doxide
dbulk
Si
Thic
knes
s
Princípio do MOSFET• MOS – Metal Oxide Semiconductor
Metal
Oxide
SemiconductorSi(p)
Thic
knes
s
+ + + + + + + + + + + + + + + + + ++ + + + + + + + + + + + + + + + + ++ + + + + + + + + + + + + + + + + ++ + + + + + + + + + + + + + + + + ++ + + + + + + + + + + + + + + +
dmetal
doxide
dbulk
Princípio do MOSFET• FEM – Field Effect Modulation
Metal
Oxide
SemiconductorSi(p)
xch
xox
xdepDep
th
- - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -- - - - - - - - - - - - - - - - - - - - - - -- - - - - - - - - - - - - -- + - + - + - + - + - + -
+ + + + + + + + + + + + + + + + + ++ + + + + + + + + + + + + + + +Negative
SpacialCharges
Si(p)
++++++++++++++++++++++++++++++++++Positive Bias
Electric Field
E
++++++++++
Princípio do MOSFET• FET – Field Effect Transistor
Metal
Oxide
Semiconductor
xinsulator
xactiveDep
th
Si(p)
+ + + + + + + + + + + + + + + + + ++ + + + + + + + + + + + + + + + + ++ + + + + + + + + + + + + + + +
+ - + - +- - - - ---------------+ + ++ + ++ + +
+ + +-----------------------------------------------------------------
-----------------------------------------------------------------
Source Gate Drain
E
Princípio do MOSFET• Implantação Seletiva de íons de Fósforo
Thin Film Resist
Semicondutor
xactive
Dep
th
Si(p)
+ + + + + + + + + + + + + + + + + ++ + + + + + + + + + + + + + + + + ++ + + + + + + + + + + + + + + +
+ + + + + + + ++ + +
+ + ++ + +
+ + +-----------------------------------------------------------------
-----------------------------------------------------------------
LgLs Ld
ImplantaçãoDose de Fósforo
hresHig
h
Deposição
Princípio do MOSFET• Switch Mode Transistor (OFF)
Metal
Óxido
Semicondutor
xinsulator
xactiveDep
th
Si(p)
+ + + + + + + + + + + + + + + + + ++ + + + + + + + + + + + + + + + + ++ + + + + + + + + + + + + + + +
+ + + + + + + ++ + +
+ + ++ + +
+ + +-----------------------------------------------------------------
-----------------------------------------------------------------
Source Gate Drain
++++++++++
Princípio do MOSFET• Switch Mode Transistor (ON)
Metal
Óxido
Semicondutor
xinsulator
xactiveDep
th
Si(p)
+ + + + + + + + + + + + + + + + + ++ + + + + + + + + + + + + + + + + ++ + + + + + + + + + + + + + + +
+ - + - +- - - - ---------------+ + ++ + ++ + +
+ + +-----------------------------------------------------------------
-----------------------------------------------------------------
Source Gate Drain
Tecnologia MOSFET Atual
Lâmina do Pentium 4: www.intel.com
Tecnologia MOSFET Atual
Animação da Tecnologia de Fabricação MOSFET 65nm: www.intel.com
Inspeção de um Projeto de Chip
Geometria de Projetos NMOS• Modelo de Camada de Polígonos
MET1 POLY1 NDIFF CONTIMP
λ
λ
Projeto de Transistor NMOS
G
D
S
D
S
G
RepresentaçãoSímbolos Elétricos
RepresentaçãoGeométrica
PadrãoLambda
L
2L=λ
W
MET1
POLY1
NDIFF
CONT
IMP
Projeto de Inversor NMOS
A A
YY
VSS VSS
YA
YH
AOutputInput
L
H = high level, L = low level
H L
RepresentaçãoSímbolos Elétricos
RepresentaçãoGeométrica
PadrãoLambda MET1
POLY1
NDIFF
CONT
IMP
Projeto de Porta NAND NMOS
B
A
B
A
YY
VSS VSS
A
BY
HLH
L
H = high level, L = low level
H
LA
Inputs
LB
Output
H
HY
LHH
RepresentaçãoSímbolos Elétricos
RepresentaçãoGeométrica
PadrãoLambda MET1
POLY1
NDIFF
CONT
IMP
Projeto de Porta NOR NMOS
BA
YY
VSS VSS
B
AY
HL
LH
BA
LL
H = high level, L = low level
HH L
HY
LL
Inputs OutputA B
RepresentaçãoSímbolos Elétricos
RepresentaçãoGeométrica
PadrãoLambda MET1
POLY1
NDIFF
CONT
IMP
Projeto de um Inversor NMOS:Full Custom (Lógica com Relação)
MET1
POLY1
NDIFF
CONT
IMPVSS
VDD
OUT
IN
OUTIN
IN
OUT
VDD
RepresentaçãoSímbolos Elétricos
RepresentaçãoGeométrica
Layout exemplo de um projeto de CI MOSFET com Lógica NMOS
Geometria de Projetos CMOS• Modelo de Camada de Polígonos
MET1 POLY1 NDIFF CONTPDIFF
λ
λ
NTUB
Projeto de Lógica CMOS
Layout exemplo de um projeto de CI CMOS com Sea-of-Gates
VDD
NTUB PDIFF
NDIFF
VSS
MET1 POLY1
CONT
Redes de Transistores MOS
P7
GP7
P6
GP6
P5
GP5
P4
GP4
P3
GP3
P2
GP2
P1
Vdd
GP1
Vss
SN1 DN1
/
SN2 DN2
GN2GN1
N1 N2
GN3
N3 N4
GN4 GN5
N5 N6 N7
GN7GN6
DN7SN7DN6SN6DN5SN5DN4SN4DN3SN3/ / / / /
/ / / / / /DP1 SP2SP1 DP2 SP3 DP3 SP4 DP4 SP5 DP5 SP6 DP6 SP7 DP7
Red
eP
MO
SR
ede
NM
OS
Chips sem Metalização
Sea-of-Gates: Conceito
Chips sem Metalização
Red
eP
MO
SR
ede
NM
OS
P
N
P
N
+V
P
N
P
N
P
N
P
N
P
N
+V
Sea-of-Gates: Porta NOR
Porta NOR é definida somente na Metalização.
Red
eP
MO
SR
ede
NM
OS
P
N
P
N
+V
P
N
P
N
P
N
P
N
P
N
+V
A B Y
A YB
Isolamento
Sea-of-Gates: Porta NAND
P
N
P
N
+V
P
N
P
N
P
N
P
N
P
N
+V
A B YC D
YABDC
Red
eP
MO
SR
ede
NM
OS
Porta é definida na Metalização
GP1
Vdd
/
P1
GP2
/
P2
GP3
/
P3
GP4
/
P4
GP5
/
P5
GP6
/
P6
GP7
P7
P7P6P5P4P3P2P1
DP1 SP2SP1 DP2 SP3 DP3 SP4 DP4 SP5 DP5 SP6 DP6 SP7 DP7
4 5 6321 7 8 9
101112131415161718
SP1 DP1/ SP2
DP2/ SP3
CD
4007
P7
VssDP3/ SP4
DP4/ SP5
DP5/ SP6
DP6/ SP6 DP7
Vdd GP1 GP2 GP3 GP4 GP5 GP6 GP7 Vdd
Este chip não existe
N1 N2 N3 N4 N5 N6 N7
SN1
GN1
Vss
DN1 SN2/
N1
GN2
DN2 SN3/
N2
GN3
DN3 SN4/
N3
GN4
DN4 SN5/
N4
GN5
DN5 SN6/
N5
GN6
DN6 SN7/
N6
GN7
DN7
N7
101112131415161718
4 5 6321 7 8 9
Vdd Vdd
CD
4007
N7
GN1 GN2 GN3 GN4 GN5 GN6 GN7
SN1 DN1/SN2
DN2/SN3 VssDN3/
SN4DN4/SN5
DN5/SN6
DN6/SN6 DN7
Este chip não existe
N
N
P
NP
P
1 2 3 4 5 6 7
14 13 12 11 10 9 8
CD4007UB
SN2G2SP2DP2 DN2 G1 Vss
SP3DP1 DN/P3 G3 DN1SN3Vdd
Usando o CI Comercial CD4007
Este chip existe
DN1
DP1
N
VSS
VDD
G1
N
SP3
SN3
G3
DN/P3
P P
+V
N
DP2
DN2
SP2
SN2
G2
P13
8
7
6
14
9
11
10 12
5
1
4
2
3
Esquemático do CD4007UB
N
N
P
NP
P
891011121314
7654321
CD4007UB
SN2G2SP2DP2 DN2 G1 Vss
SP3DP1 DN/P3 G3 DN1SN3Vdd
Isolando os transistores de interesse PMOS e NMOS
N
DP2
DN2
SP2
SN2
G2
P
5
1
4
2
3
Esquemático do CD4007UB
P
14 13
1 2 3
12 11 10 9 8
7654DPn SPn VssGPn
CD4007P
Vdd
N
32 4 5 6 71
14 13 12 11 10 9 8
SNnGNn DNn Vss
Vdd
CD4007N
Isolando os transistores de interesse PMOS e NMOS
P
14 13
1 2 3
12 11 10 9 8
7654
CD4007P
Vdd
SPnDPn GPn Vss
Transistor PMOS Integrado
Transistor de interesse: PMOS
+V
Vdd
Vss
DPn
SPn
+V
+V
PGPn
R1
D2
D1
D2
D1
D2
D2
D2
D1
D2
D1 = N+ to P-WellD2 = P+ to SubstrateR1=1-5 KR2=15-30 Ohms
D1
R2
D1
R2
D2
D1
D2
3
2
1
7
14
P
14 13
1 2 3
12 11 10 9 8
7654
CD4007P
Vdd
SPnDPn GPn Vss
Circuito Equivalente
Transistor de interesse: PMOS
N
32 4 5 6 71
14 13 12 11 10 9 8
CD4007N
Vdd
DNnSNn VssGNn
Transistor NMOS Integrado
Transistor de interesse: NMOS
+V
N
+V
GNn+V
Vss
Vdd
DNn
SNn
D2
D1
R1
D1 D2
D2 D2
R2
D2
D1 D1
D2
D2 D2
D1 = N+ to P-WellD2 = P+ to SubstrateR1=1-5 KR2=15-30 Ohms
R2
D1 D1
3
7
14
5
4
N
32 4 5 6 71
14 13 12 11 10 9 8
CD4007N
Vdd
DNnSNn VssGNn
Circuito Equivalente
Transistor de interesse: NMOS
P N
1 2 3 4 5 6 7
891011121314
SNnSPn GnDPn DNn Vss
CD4007PN
Vdd
Transistores NMOS e PMOS
Transistor de interesse: PMOSe NMOS conjugados
SN2
+V
+V
NDN2
DP2
+V
+V
SP2
P
Vdd
+V
Vss
Gn
D1 D1
D1 = N+ to P-WellD2 = P+ to SubstrateR1=1-5 KR2=15-30 Ohms
R1
D2
D2
D1 D1
R2
D2 D2
D1 D1
D2D2D2
R2
D1 D1D1
R2
D1
D2 D2
D2
R2
D1
D2 D2
D1
7
14
3
5
1
2
4
P N
1 2 3 4 5 6 7
891011121314
SNnSPn GnDPn DNn Vss
CD4007PN
Vdd
Circuito Equivalente
Transistor de interesse: PMOSe NMOS conjugados
P
CI-7CI-6CI-5CI-4
BP7BP6BP5BP4
GP7GP6GP5GP4
PPPP
CI-3CI-2CI-1
BP3BP2BP1
GP3GP2
P
GP1
PP
SP1 DP1 SP2 DP2 SP3 DP3 SP4 DP4 SP5 DP5 SP6 DP6 SP7 DP7
4 5 6 7
89101112
321
1314
DPn SPn VssGPn
CD4007P
Vdd
Usando 7 Circuitos Integrados CD4007UB com Transistor PMOS
P
CI-7CI-6CI-5CI-4
GP7GP6GP5GP4
PPPP
CI-3CI-2CI-1
GP3GP2
P
GP1
PP
// / / // BP7BP6BP5BP4BP3BP2BP1SP1 DP1 SP2 DP2 SP3 DP3 SP4 DP4 SP5 DP5 SP6 DP6 SP7 DP7
1314
4 5 6 7
89101112
321
Vdd
DPn SPn
CD4007P
VssGPn
Interligando “Drain-to-Source” dos 7 CIs com Transistor PMOS
CI-2CI-1
GP2GP1
PP
CI-3
P
Vdd
/ /SP1 DP1 SP2 DP2 SP3 ////
CI-7CI-6CI-5CI-4
SP5
GP7GP6GP5GP4
PPPP
GP3
P
DP3 SP4 DP4 SP5 DP5 SP6 DP6 SP7 DP7
14 13
1 2 3
12 11 10 9 8
7654
Vdd
DPn SPn GPn Vss
CD4007P
Polarizando o “Bulk-to-VDD” dos 7 CIs com Transistor PMOS
N N N
SN1
GN1
BN1 DN1
GN2
SN2 BN2 DN2 SN3
GN3
BN3 DN3
CI-8 CI-9 CI-10
N N N N
GN4
SN4 BN4 DN4 SN5
GN5
BN5 DN5
GN6
SN6 BN6 DN6
GN7
SN7 BN7 DN7
CI-11 CI-13CI-12 CI-14
N
32 4 5 6 71
14 13 12 11 10 9 8
SNnGNn DNn Vss
Vdd
CD4007N
Usando 7 Circuitos Integrados CD4007UB com Transistor NMOS
N N N
SN1
GN1
BN1 DN1
GN2
SN2 BN2 DN2 SN3
GN3
BN3 DN3
CI-8 CI-9 CI-10
N N N N
GN4
SN4 BN4 DN4 SN5
GN5
BN5 DN5
GN6
SN6 BN6 DN6
GN7
SN7 BN7 DN7
CI-11 CI-13CI-12 CI-14
/ / / / / /
N
1 76532 4
891011121314
SNnGNn DNn Vss
Vdd
CD4007N
Interligando “Drain-to-Source” dos 7 CIs com Transistor NMOS
N N
SN1
GN1
DN1
GN2
SN2 DN2 SN3
CI-8 CI-9 CI-10
Vss
/ /
N
N
GN3
DN3
N N N N
GN4
SN4 DN4 SN5
GN5
DN5
GN6
SN6 DN6
GN7
SN7 DN7
CI-11 CI-13CI-12 CI-14
/ / / /
1 2
1314 89101112
7653 4
Vdd
CD4007N
VssDNnGNn SNn
Polarizando o “Bulk-to-VDD” dos 7 CIs com Transistor NMOS
4 3 2 1
CN
1
USB (5 VDC)
Bit A
01
L1
R1
S1
AK
A L2
R2
S201
Bit B
KA
B
01 K
A
S3
L3
R3Bit C
C Z
R5
L5
AK
R4
L4
AK
Y4 3 2 1
CN
2
USB (5 VDC)
GN1 GN2
DN
1/SN
2
SN1
11
12
13
14A B C D
PSI/E
PUSP
/200
7
GP1 GP2GN1 GN2
6
7
8
9
10
GN3GP3
GN4GP4
GN3 GN4
DN
2/SN
3
DN
3/SN
4
DN
4/SN
5
E F G H I
GP1 GP2
SP1
DP1
/SP2
A B C D1
2
3
4
5
Projeto de CircuitosIntegrados CMOS
DP2
/SP3
DP3
/SP4
GP3
E F G
GP4
H I
DP4
/SP5
DP5
/SP6
GP6GP5
J K L
GP7
M N
DP7
DP6
/SP7
Modelagem GeométricaSea-of-GatesProf. Wilhelmus A.M.V. Noije
O1
2
3
4
5
GN5 GN6 GN7D
N5/
SN6
DN
6/SN
7
DN
7
J K L M N
GN6GN5GP6GP5
GN7GP7
6
7
8
9
10
O
FLEX
LAB
11
12
13
14
ConectorUSB
ChavesInterruptoras
ContatosPara
Metalização
LEDsMonitores
Vista frontal do PCB da Máquina Sea-of-Gates
ConectorUSB
VDD
VSS
Vista frontal do PCB da Máquina Sea-of-Gates (Detalhes 1)
Vista frontal do PCB da Máquina Sea-of-Gates (Detalhes 2)
Vista frontal do PCB da Máquina Sea-of-Gates (Detalhes 3)
Vista frontal do PCB da Máquina Sea-of-Gates (Detalhes 4)
4 3 2 1
CN
1
USB (5 VDC)
Bit A
01
L1
R1
S1
AK
A L2
R2
S201
Bit B
KA
B
01 K
A
S3
L3
R3Bit C
C Z
R5
L5
AK
R4
L4
AK
Y4 3 2 1
CN
2
USB (5 VDC)
GN1 GN2
DN
1/SN
2
SN1
11
12
13
14A B C D
PSI/E
PUSP
/200
7
GP1 GP2GN1 GN2
6
7
8
9
10
GN3GP3
GN4GP4
GN3 GN4
DN
2/SN
3
DN
3/SN
4
DN
4/SN
5
E F G H I
GP1 GP2SP
1
DP1
/SP2
A B C D1
2
3
4
5
Projeto de CircuitosIntegrados CMOS
DP2
/SP3
DP3
/SP4
GP3
E F G
GP4
H I
DP4
/SP5
DP5
/SP6
GP6GP5
J K L
GP7
M N
DP7
DP6
/SP7
Modelagem GeométricaSea-of-GatesProf. Wilhelmus A.M.V. Noije
O1
2
3
4
5
GN5 GN6 GN7
DN
5/SN
6
DN
6/SN
7
DN
7
J K L M N
GN6GN5GP6GP5
GN7GP7
6
7
8
9
10
O
FLEX
LAB
11
12
13
14
ConectorUSB
ChavesInterruptoras Conector
USB
Contatos
CD4007P
CD4007N
N
89
1011
1213
14 17
65
42
3
Vss
Vdd
CD
4007
N
DN
nS
Nn
GN
n
P
45
678
910
1112 3
21
1314
Vss
Vdd
CD
4007
P
SPn
DPn
GP
n
LEDsMonitores
Vista do PCB com os 14 CIs CD4007 (7-PMOS e 7-NMOS
RedePMOS
RedePMOS
Vista frontal do PCB da Máquina Sea-of-Gates (Detalhes 1)
Vista frontal do PCB da Máquina Sea-of-Gates (Detalhes 2)
Vista frontal do PCB da Máquina Sea-of-Gates (Detalhes 3)
Vista frontal do PCB da Máquina Sea-of-Gates (Detalhes 4)
Adaptador USBAutomotivo Conversor12VDC/5VDC x 500 mA
Fonte ChaveadaUSB: 5V x 500 mA
A Máquina MOS Sea-of-Gates
Cabo USB1,8m
Adaptador USBMacho-Macho
4 3 2 1
CN
1
USB (5 VDC)
Bit A
01
L1
R1
S1
AK
A L2
R2
S201
Bit B
KA
B
01 K
A
S3
L3
R3Bit C
C Z
R5
L5
AK
R4
L4
AK
Y4 3 2 1
CN
2
USB (5 VDC)
GN1 GN2
DN
1/SN
2
SN1
11
12
13
14A B C D
PSI/E
PUSP
/200
7
GP1 GP2GN1 GN2
6
7
8
9
10
GN3GP3
GN4GP4
GN3 GN4
DN
2/SN
3
DN
3/SN
4
DN
4/SN
5
E F G H I
GP1 GP2
SP1
DP1
/SP2
A B C D1
2
3
4
5
Projeto de CircuitosIntegrados CMOS
DP2
/SP3
DP3
/SP4
GP3
E F G
GP4
H I
DP4
/SP5
DP5
/SP6
GP6GP5
J K L
GP7
M N
DP7
DP6
/SP7
Modelagem GeométricaSea-of-GatesProf. Wilhelmus A.M.V. Noije
O1
2
3
4
5
GN5 GN6 GN7
DN
5/SN
6
DN
6/SN
7
DN
7J K L M N
GN6GN5GP6GP5
GN7GP7
6
7
8
9
10
O
FLEX
LAB
11
12
13
14
Acessórios de Ligação da Fonte de Alimentação
Fonte ChaveadaUSB: 5V x 500 mAConfiguração Estrela
Cabo USB
Distribuidor deForça USB
Submáquinas
4 3 2 1
CN
1
USB (5 VDC)
Bit A
01
L1
R1
S1A
K
A L2
R2
S201
Bit B
KA
B
01 K
A
S3
L3
R3Bit C
C Z
R5
L5
AK
R4
L4
AK
Y4 3 2 1
CN
2
USB (5 VDC)
GN1 GN2
DN
1/SN
2
SN1
11
12
13
14A B C D
PSI/E
PUSP
/200
7
GP1 GP2
GN1 GN2
6
7
8
9
10
GN3
GP3
GN4
GP4
GN3 GN4
DN
2/SN
3
DN
3/SN
4
DN
4/SN
5
E F G H I
GP1 GP2
SP1
DP1
/SP2
A B C D1
2
3
4
5
Projeto de CircuitosIntegrados CMOS
DP2
/SP3
DP3
/SP4
GP3
E F G
GP4
H I
DP4
/SP5
DP5
/SP6
GP6GP5
J K L
GP7
M N
DP7
DP6
/SP7
Modelagem GeométricaSea-of-GatesProf. Wilhelmus A.M.V. Noije
O1
2
3
4
5
GN5 GN6 GN7
DN
5/SN
6
DN
6/SN
7
DN
7
J K L M N
GN6GN5
GP6GP5
GN7
GP7
6
7
8
9
10
O
FLEX
LAB
11
12
13
14
4 3 2 1
CN
1
USB (5 VDC)
Bit A
01
L1
R1
S1
AK
A L2
R2
S201
Bit B
KA
B
01 K
A
S3
L3
R3Bit C
C Z
R5
L5
AK
R4
L4
AK
Y4 3 2 1
CN
2
USB (5 VDC)
GN1 GN2
DN
1/SN
2
SN1
11
12
13
14A B C D
PSI/E
PUSP
/200
7
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6
7
8
9
10
GN3GP3
GN4GP4
GN3 GN4
DN
2/SN
3
DN
3/SN
4
DN
4/SN
5
E F G H I
GP1 GP2
SP1
DP1
/SP2
A B C D1
2
3
4
5
Projeto de CircuitosIntegrados CMOS
DP2
/SP3
DP3
/SP4
GP3
E F G
GP4
H I
DP4
/SP5
DP5
/SP6
GP6GP5
J K L
GP7
M N
DP7
DP6
/SP7
Modelagem GeométricaSea-of-GatesProf. Wilhelmus A.M.V. Noije
O1
2
3
4
5
GN5 GN6 GN7
DN
5/SN
6
DN
6/SN
7
DN
7
J K L M N
GN6GN5GP6GP5
GN7GP7
6
7
8
9
10
O
FLEX
LAB
11
12
13
14
4 3 2 1
CN
1
USB (5 VDC)
Bit A
01
L1
R1
S1
AK
A L2
R2
S201
Bit B
KA
B
01 K
A
S3
L3
R3Bit C
C Z
R5
L5
AK
R4
L4
AK
Y4 3 2 1
CN
2
USB (5 VDC)
GN1 GN2
DN
1/SN
2
SN1
11
12
13
14A B C D
PSI/E
PUSP
/200
7
GP1 GP2
GN1 GN2
6
7
8
9
10
GN3
GP3
GN4
GP4
GN3 GN4
DN
2/SN
3
DN
3/SN
4
DN
4/SN
5
E F G H I
GP1 GP2
SP1
DP1
/SP2
A B C D1
2
3
4
5
Projeto de CircuitosIntegrados CMOS
DP2
/SP3
DP3
/SP4
GP3
E F G
GP4
H I
DP4
/SP5
DP5
/SP6
GP6GP5
J K L
GP7
M N
DP7
DP6
/SP7
Modelagem GeométricaSea-of-GatesProf. Wilhelmus A.M.V. Noije
O1
2
3
4
5
GN5 GN6 GN7
DN
5/SN
6
DN
6/SN
7
DN
7
J K L M N
GN6GN5
GP6GP5
GN7
GP7
6
7
8
9
10
O
FLEX
LAB
11
12
13
14
4 3 2 1
CN
1
USB (5 VDC)
Bit A
01
L1
R1
S1
AK
A L2
R2
S201
Bit B
KA
B
01 K
A
S3
L3
R3Bit C
C Z
R5
L5
AK
R4
L4
AK
Y4 3 2 1
CN
2
USB (5 VDC)
GN1 GN2
DN
1/SN
2
SN1
11
12
13
14A B C D
PSI/E
PUSP
/200
7
GP1 GP2
GN1 GN2
6
7
8
9
10
GN3
GP3
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DN
2/SN
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DN
3/SN
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DN
4/SN
5
E F G H I
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SP1
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/SP2
A B C D1
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3
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5
Projeto de CircuitosIntegrados CMOS
DP2
/SP3
DP3
/SP4
GP3
E F G
GP4
H I
DP4
/SP5
DP5
/SP6
GP6GP5
J K L
GP7
M N
DP7
DP6
/SP7
Modelagem GeométricaSea-of-GatesProf. Wilhelmus A.M.V. Noije
O1
2
3
4
5
GN5 GN6 GN7
DN
5/SN
6
DN
6/SN
7
DN
7
J K L M N
GN6GN5
GP6GP5
GN7
GP7
6
7
8
9
10
O
FLEX
LAB
11
12
13
14
Cabos USBRetráteis
4 3 2 1
CN
1
USB (5 VDC)
Bit A
01
L1
R1
S1
AK
A L2
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S201
Bit B
KA
B
01 K
A
S3
L3
R3Bit C
C Z
R5
L5
AK
R4
L4
AK
Y4 3 2 1
CN
2
USB (5 VDC)
GN1 GN2
DN
1/SN
2
SN1
11
12
13
14A B C D
PSI/E
PUSP
/200
7
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6
7
8
9
10
GN3GP3
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DN
2/SN
3
DN
3/SN
4
DN
4/SN
5
E F G H I
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/SP2
A B C D1
2
3
4
5
Projeto de CircuitosIntegrados CMOS
DP2
/SP3
DP3
/SP4
GP3
E F G
GP4
H I
DP4
/SP5
DP5
/SP6
GP6GP5
J K L
GP7
M N
DP7
DP6
/SP7
Modelagem GeométricaSea-of-GatesProf. Wilhelmus A.M.V. Noije
O1
2
3
4
5
GN5 GN6 GN7
DN
5/SN
6
DN
6/SN
7
DN
7
J K L M N
GN6GN5GP6GP5
GN7GP7
6
7
8
9
10
O
FLEX
LAB
11
12
13
14
Modo de ligação de submáquinas Sea-of-Gates
Fonte USBChaveada
Configuração BUS (Cascata)
Cabo USB4 3 2 1
CN
1
USB (5 VDC)
Bit A
01
L1
R1
S1
AK
A L2
R2
S201
Bit B
KA
B
01 K
A
S3
L3
R3Bit C
C Z
R5
L5
AK
R4
L4
AK
Y4 3 2 1
CN
2
USB (5 VDC)
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DN
1/SN
2
SN1
11
12
13
14A B C D
PSI/E
PUSP
/200
7
GP1 GP2
GN1 GN2
6
7
8
9
10
GN3
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GP4
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DN
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DN
3/SN
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DN
4/SN
5
E F G H I
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/SP2
A B C D1
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3
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5
Projeto de CircuitosIntegrados CMOS
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/SP3
DP3
/SP4
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E F G
GP4
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/SP5
DP5
/SP6
GP6GP5
J K L
GP7
M N
DP7
DP6
/SP7
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O1
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3
4
5
GN5 GN6 GN7
DN
5/SN
6
DN
6/SN
7
DN
7
J K L M N
GN6GN5
GP6GP5
GN7
GP7
6
7
8
9
10
O
FLEX
LAB
11
12
13
14
4 3 2 1
CN
1
USB (5 VDC)
Bit A
01
L1
R1
S1
AK
A L2
R2
S201
Bit B
KA
B
01 K
A
S3
L3
R3Bit C
C Z
R5
L5
AK
R4
L4
AK
Y4 3 2 1
CN
2
USB (5 VDC)
GN1 GN2
DN
1/SN
2
SN1
11
12
13
14A B C D
PSI/E
PUSP
/200
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6
7
8
9
10
GN3GP3
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DN
2/SN
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DN
3/SN
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DN
4/SN
5
E F G H I
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/SP2
A B C D1
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3
4
5
Projeto de CircuitosIntegrados CMOS
DP2
/SP3
DP3
/SP4
GP3
E F G
GP4
H I
DP4
/SP5
DP5
/SP6
GP6GP5
J K L
GP7
M N
DP7
DP6
/SP7
Modelagem GeométricaSea-of-GatesProf. Wilhelmus A.M.V. Noije
O1
2
3
4
5
GN5 GN6 GN7
DN
5/SN
6
DN
6/SN
7
DN
7
J K L M N
GN6GN5GP6GP5
GN7GP7
6
7
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9
10
O
FLEX
LAB
11
12
13
14
4 3 2 1
CN
1
USB (5 VDC)
Bit A
01
L1
R1
S1
AK
A L2
R2
S201
Bit B
KA
B
01 K
A
S3
L3
R3Bit C
C Z
R5
L5
AK
R4
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AK
Y4 3 2 1
CN
2
USB (5 VDC)
GN1 GN2
DN
1/SN
2
SN1
11
12
13
14A B C D
PSI/E
PUSP
/200
7
GP1 GP2
GN1 GN2
6
7
8
9
10
GN3
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DN
2/SN
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DN
3/SN
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DN
4/SN
5
E F G H I
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/SP2
A B C D1
2
3
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5
Projeto de CircuitosIntegrados CMOS
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/SP3
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/SP4
GP3
E F G
GP4
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DP4
/SP5
DP5
/SP6
GP6GP5
J K L
GP7
M N
DP7
DP6
/SP7
Modelagem GeométricaSea-of-GatesProf. Wilhelmus A.M.V. Noije
O1
2
3
4
5
GN5 GN6 GN7D
N5/
SN6
DN
6/SN
7
DN
7
J K L M N
GN6GN5
GP6GP5
GN7
GP7
6
7
8
9
10
O
FLEX
LAB
11
12
13
14
4 3 2 1
CN
1
USB (5 VDC)
Bit A
01
L1
R1
S1
AK
A L2
R2
S201
Bit B
KA
B
01 K
A
S3
L3
R3Bit C
C Z
R5
L5
AK
R4
L4
AK
Y4 3 2 1
CN
2
USB (5 VDC)
GN1 GN2
DN
1/SN
2
SN1
11
12
13
14A B C D
PSI/E
PUSP
/200
7
GP1 GP2
GN1 GN2
6
7
8
9
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GN3
GP3
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DN
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3
DN
3/SN
4
DN
4/SN
5
E F G H I
GP1 GP2
SP1
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/SP2
A B C D1
2
3
4
5
Projeto de CircuitosIntegrados CMOS
DP2
/SP3
DP3
/SP4
GP3
E F G
GP4
H I
DP4
/SP5
DP5
/SP6
GP6GP5
J K L
GP7
M N
DP7
DP6
/SP7
Modelagem GeométricaSea-of-GatesProf. Wilhelmus A.M.V. Noije
O1
2
3
4
5
GN5 GN6 GN7
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5/SN
6
DN
6/SN
7
DN
7
J K L M N
GN6GN5
GP6GP5
GN7
GP7
6
7
8
9
10
O
FLEX
LAB
11
12
13
14
4 3 2 1
CN
1
USB (5 VDC)
Bit A
01
L1
R1
S1
AK
A L2
R2
S201
Bit B
KA
B
01 K
A
S3
L3
R3Bit C
C Z
R5
L5
AK
R4
L4
AK
Y4 3 2 1
CN
2
USB (5 VDC)
GN1 GN2
DN
1/SN
2
SN1
11
12
13
14A B C D
PSI/E
PUSP
/200
7
GP1 GP2
GN1 GN2
6
7
8
9
10
GN3
GP3
GN4
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GN3 GN4
DN
2/SN
3
DN
3/SN
4
DN
4/SN
5
E F G H I
GP1 GP2
SP1
DP1
/SP2
A B C D1
2
3
4
5
Projeto de CircuitosIntegrados CMOS
DP2
/SP3
DP3
/SP4
GP3
E F G
GP4
H I
DP4
/SP5
DP5
/SP6
GP6GP5
J K L
GP7
M N
DP7
DP6
/SP7
Modelagem GeométricaSea-of-GatesProf. Wilhelmus A.M.V. Noije
O1
2
3
4
5
GN5 GN6 GN7
DN
5/SN
6
DN
6/SN
7
DN
7
J K L M N
GN6GN5
GP6GP5
GN7
GP7
6
7
8
9
10
O
FLEX
LAB
11
12
13
14
Submáquina 1Submáquina 2
Submáquina 3
Submáquina 4Submáquina 5
Modo de ligação de submáquinas Sea-of-Gates
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Apresentação publicada no site