Apresentação do PowerPoint · WL A WL C A R V R R V C# C Parâmetros A R e A C são fornecidos pela Foundry . 23 H. Klimach Circuitos Analógicos MOS 45 Descasamento em MOSFETs

1

PGMicro – MIC46 Projeto de Circuitos Integrados Analógicos MOS

= Variabilidade de Fabricação =

Prof. Dr. Hamilton Klimach [email protected] UFRGS – Escola de Engenharia

Departamento de Eng. Elétrica

H. Klimach Circuitos Analógicos MOS 2

Sumário

Introdução: definição, causas, classificação e

consequências

Efeito global: técnicas de layout

Efeito local: modelamento

Estimando o descasamento em um circuito

Caracterização elétrica

DAC M2M visando repetibilidade: uso do

modelo em projeto real

2


Especificações de um Projeto

O projeto de circuitos eletrônicos é multidimensional

Apresenta especificações conflitantes

Parâmetros relevantes p/ circuitos analógicos: 1. Ganho

2. Impedâncias de entrada e saída

3. Faixa de alimentação

4. Excursão de saída

5. Linearidade

6. Potência consumida e dissipada

7. Velocidade (ou largura de banda)

8. Ruído

9. Variabilidade (repetibilidade)

Octágono do

Projeto Analógico

(B. Razavi)


Entendendo a Variabilidade

Diferença no comportamento elétrico entre dispositivos

identicamente desenhados e fabricados.

É uma diferença atemporal , se mantendo constante com ‘t’

(“ruído DC”).

Resulta de fatores físicos incontroláveis incorporados na

fabricação.

Causa variabilidade comportamental entre circuitos

identicamente fabricados (reduz repetibilidade).

Entender seus mecanismos permite que seu impacto seja

previsto e minimizado na etapa de projeto.

3


Entendendo a Variabilidade

Propagação da variabilidade entre dispositivos

Aumento de Variabilidade

PROCESSO MISMATCH


Classes de Variabilidade

Processo:

Relacionada às variações médias que ocorrem entre

pastilhas, wafers ou lotes

Não causa descasamento entre componentes de uma mesma

pastilha

Impacta em parâmetros relacionados ao valor absoluto de

características dos dispositivos (R, C, L, gm, etc)

É simulada através de Monte-Carlo (processo) ou ‘Corner’

4


Classes de Variabilidade

Descasamento (mismatch):

Relacionado às variações que ocorrem entre componentes

de uma pastilha

Subdividido em efeitos ‘globais’ e ‘locais’

Impacta em parâmetros que dependem de proporções entre

as características dos dispositivos (R1/R2, I1/I2, etc)

Simulado através de Monte-Carlo (‘mismatch’, apenas

efeitos ‘locais’)

Cuidado: análise de ‘Corners’ não avalia descasamento


Entendendo o Descasamento

Variações físicas prejudicam o “desempenho” dos circuitos!

O modo como uma variação física afeta um dispositivo em

uma pastilha (die) depende da relação entre as dimensões

físicas do dispositivo e a distância de correlação da variação.

5



Um grande carro, percebe as variações da estrada

como pequenas flutuações aleatórias.



Um pequeno carro, percebe as mesmas variações da

estrada como grandes colinas, com subidas e descidas

sistemáticas.

6


Descasamento Global

Fatores sistemáticos: distância de correlação da variação muito superior às dimensões do dispositivo, produzindo gradientes (mesmo efeito em grande área no entorno deste).

Decorrem de variações ou deformações em componentes do processo ou elementos do ambiente, como:

dilatação térmica de equipamentos

mudança na concentração de substâncias de ataque, deposição ou dopagem

tensões mecânicas permanentes na superfície do substrato

aberrações nas lentes e distorções nas máscaras de foto-litografia


Descasamento Global

Fatores sistemáticos: distância de correlação da variação

muito superior às dimensões do dispositivo, produzindo

gradientes (mesmo efeito em grande área no entorno

deste).

Pode-se atenuá-los através de técnicas de leiaute

7


Descasamento Global

Exemplo de efeito global: a variação na espessura do óxido

(tox) ao longo de um wafer faz com que transistores

identicamente desenhados tenham comportamentos elétricos

diferentes.

substrato

óxido

gate gate

oxth

ox

oxox

thGSoxD

tV

tC

VVL

WCI

2

2

1


Descasamento Local

Fatores estocásticos: distância de correlação da variação muito inferior às dimensões do dispositivo, produzindo flutuações microscópicas (muitas variações dentro da área do dispositivo).

São relacionados à natureza discreta da matéria flutuações locais na concentração de dopantes (RDD – random

discrete dopants)

formação de aglomerados no poli-silício (PSG – polysilicon granularity)

rugosidade de borda nas camadas depositadas ou decapadas (LER – line edge roughness)

8


Descasamento Local

Fatores estocásticos: distância de correlação da variação muito inferior às dimensões do dispositivo, produzindo flutuações microscópicas (muitas variações dentro da área do dispositivo).

Deve-se entender seus mecanismos e modelá-los,

permitindo que o projetista preveja o impacto dos graus

de liberdade que se dispõe sobre o descasamento:

Geometria W e L

Polarização (bias)


Descasamento Local - RDD

Exemplo de efeito local: a

natureza discreta dos dopantes

faz com que sua concentração

varie no volume do substrato e

do gate.

Transistores menores: menos

átomos dopantes na região

ativa.

A flutuação na concentração

de dopantes na região ativa é a

principal causa do

descasamento entre

MOSFETs.

9





Efeito da distribuição

discreta de dopantes

sobre o potencial elétrico

na superfície

10




Descasamento Local - LER

As bordas das camadas apresentam rugosidade

11



Aglomerados no poly



A rugosidade de borda ao longo da largura (W) do canal faz

com que o seu comprimento (L) varie localmente

L W

12


Descasamento Local - PSG

As condições de deposição do poli-silício

definem as dimensões dos grãos que ele

forma


Descasamento Local

RDD+LER+PSG: variabilidade comportamental

13


Descasamento Local


Descasamento Local

A combinação dos efeitos RDD+LER+PSG faz com que a

densidade de corrente no canal se distribua de forma aleatória,

acompanhando a distribuição de potenciais, como um processo

de percolação.

14


Descasamento Local

Variabilidade entre transistôres “idênticos”.


Impacto nos Circuitos Eletrônicos

Tensão de referência de um

band-gap

Atraso entre dois ramos de

distribuição de clock

(processo de 250nm)

Redução da REPETIBILIDADE comportamental dos circuitos

15


Sumário


consequências








Efeito Global x Layout

(1) Geometrias idênticas e idênticas condições de

contorno:

G

(b) pior

D1 D2

G

S

D1 D2

S (a) melhor (c) pior

S

G

D1 D2

metal

16



(2) Manter os dispositivos casados com a mesma

orientação da corrente (a mobilidade não é

isotrópica sobre uma lâmina de Si).

G

(b) pior

S

D1 D2

S

(a) melhor

G

D1

D2



(3) Aproximar os dispositivos, expondo-os a um menor efeito do gradiente:

Obs.: dispositivos menores ficam mais próximos

G

(b) pior

S

D1 D2

S

(a) melhor

G

D1 D2

17



(4) Fracionamento e associação intercalada de

dispositivos menores, formando um maior

(centróide comum):

M11

M22 M12

M21 M1 M2

(a) não-centróide (b) centróide-comum



(4) Fracionamento e centróide comum:

18



(5) Uso de dispositivos dummy para garantir as

mesmas condições de contorno na fabricação de

dispositivos casados.



(5) Uso de dispositivos dummy para garantir as

mesmas condições de contorno na fabricação de

dispositivos casados.

19



(5) Fracionamento + dummies + anel de guarda no

desenho de resistores precisos



(5) Fracionamento + dummies + anel de guarda +

blindagem, no desenho de capacitores precisos

20



Após uma pastilha ser cortada de um wafer, não há mais o

tensionamento lateral, provocado nas bordas da pastilha pelas

pastilhas no entorno desta.

A mobilidade dos portadores é sensível ao stress!



(6) Reduzir a exposição ao stress mecânico na

superfície da pastilha, colocando os dispositivos

casados próximos ao centro.

21



(7) Reduzir a exposição a gradientes térmicos,

devido à dissipação de dispositivos de potência.



posicionar os dispositivos de potência longe do centro

posicionar os dispositivos casados longe dos de potência, mas

longe das bordas (evitar stress)

22


Sumário


consequências








Descasamento de Passivos

PASSIVOS LINEARES (R - C - L) apresentam um

‘descasamento local’ que é função de sua área efetiva

Ambos resistores têm o

mesmo valor médio, mas

o de menor tamanho

apresenta maior

variabilidade (incerteza)

WL

A

CWL

A

R

CCRR Parâmetros AR e AC são

fornecidos pela Foundry

23


Descasamento em MOSFETs

MOSFETs apresentam um ‘descasamento local’ que é

função de sua área ativa, mas também de sua condição de

operação (polarização)

WL

A

WL

A

VVI

VV

V

I

I

VVVVL

WCI

VTVT

TGS

V

D

I

TGS

T

D

D

TGSTGSox

D

TD

2

2

2

2

2

2

22

4

2

2

Parâmetros AVT e

Aβ são fornecidos

pela Foundry


Modelo de Pelgrom para MOSFET

Apresenta os efeitos das variabilidades LOCAIS e GLOBAIS do processo, sobre os transistores MOS, através de parâmetros relacionados à tensão de limiar (VT) e ao fator de ganho (β=μCox), através da aproximação quadrática do MOSFET

Somente é válido para MOSFETs em inversão forte e saturados

É o mais usado na indústria e em simuladores

O descasamento em inversão fraca e em triodo resulta de extrapolações

24



AVT e Aβ relacionam os efeitos locais à área ativa dos transistores (WL)

SVT e Sβ relaciona os efeitos globais à distância média entre os transistores (D)

222

2 DSWL

AVT

VTVT 22

2

2 DSWL

A

Compensados

com um bom

layout

2

2

2

2

2

2 4

TGS

V

D

D

VVI

IT


Variabilidade de VT

com a área ativa

Evolução de AVT com

os processos


25





O modelo pode ser extrapolado para inversão fraca:

Lembrando que em SI:

SI e WI:

TGSD

m

VVI

g

2

2

22

22

2

2

2

2

2

2

1

Dm

VV

V

D

m

D

I

Ig

I

g

I

TGS

T

D

26



Relação entre gm/ID e o nível de inversão



Descasamento em corrente de dreno, para MOSFET polarizado em tensão:

2

2

2

2

2

2

T

D

V

D

m

D

I

I

g

I

VT VGS

WI SI

D

I

I

D

VGSL

T

D

V

D

m

D

I

I

g

I

D

I

I

D

27



Descasamento em tensão de gate, para MOSFET polarizado em corrente:

2

22

22 1

Dm

VVIgTGS

VT VGS

WI SI

VGSL

GSV

TGS VV

Dm

VIgGS

1


Modelo ACM para Descasamento

o transistor MOS (ou MOSFET) é formado por dois

implantes (regiões n+; dreno e fonte) que formam junções

com o substrato, e que são separados entre si pelo canal, de

comprimento L, sobre o qual é construído um capacitor

(isolante + eletrodo condutor)

Substrato p

Gate

0 x

L n+ n+

Source Drain

Bulk

28



este capacitor, chamado capacitor MOS, é a região ativa

do dispositivo, e através dele se controla o comportamento

elétrico do transistor

Capacitor

MOS

Substrato p

Gate

0 x

L n+ n+

Source Drain

Bulk



o capacitor MOS é formado pelo “sanduíche” de um

eletrodo condutor (metal ou poli-silício) sobre uma

película isolante (óxido), depositados sobre o semicondutor

dopado (substrato)

isolante (dióxido de

silício) eletrodo condutor

(metal ou poli)

Substrato p

G

∆x

0 x

L

B

D S

29



quando o capacitor MOS é polarizado (VGB>0), o campo

elétrico que surge na interface óxido-semicondutor afasta as

lacunas livres, criando uma região de depleção de carga

negativa Q’B(x)

carga de

inversão

Q’I(x)≈0

0<VG<VT

e

VDS=0

carga de depleção

Q’B(x)

S

Substrato p

G

D

∆x

0 x

L



este campo elétrico também atrai os elétrons livres do

substrato, que se acumulam na interface óxido-

semicondutor, formando uma carga de inversão negativa

Q’I(x)

carga de

inversão

Q’I(x)=0

VG<VT

e

VDS=0

carga de depleção

Q’B(x)

S

Substrato p

G

D

∆x

0 x

L

30



se o campo elétrico ultrapassar certo valor (threshold), o

acúmulo de elétrons livres na interface ultrapassa o de

dopantes P do substrato, fazendo com que seja induzida

uma região N na interface (ocorre a inversão de

característica desta região)

carga de

inversão

Q’I(x)

VG>VT

e

VDS=0

carga de depleção

Q’B(x)

S

Substrato p

G

D

∆x

0 x

L



caso se polarize os terminais dreno-fonte (VDS>0), ocorre a

deformação das camadas de inversão e de depleção, de

forma que a soma ΔQ’I(x)+ ΔQ’B(x) se mantenha sempre

constante ao longo do transistor

carga de

inversão

Q’I(x)

VG>VT

e

VDS>0

carga de depleção

Q’B(x)

S

Substrato p

G

D

∆x

0 x

L

31



como a concentração de dopantes não é uniforme no volume

do substrato, ΔQ’B(x) sofre pequenas flutuações ao longo do

transistor, provocando flutuações em ΔQ’I(x), de forma a

manter a soma ΔQ’I(x)+ ΔQ’B(x) constante

carga de depleção

Q’B(x)

carga de

inversão

Q’I(x)

VG>VT

e

VDS>0

S

Substrato p

G

D

∆x

0 x

L



a integração da carga de inversão ΔQ’I(x), ao longo do transistor, define a condutividade do canal (Gcanal) e consequentemente a corrente que circula sob certa polarização (ID = VDS x Gcanal)

como as flutuações na carga de inversão são aleatórias, dois transistores identicamente desenhados vão apresentar flutuações diferentes, resultado em uma pequena diferença na corrente circulante (ΔID)

se fizermos a média das flutuações na corrente em uma grande quantidade de transistores identicamente desenhados, resultará no desvio-padrão da corrente (σID)

32



A natureza discreta da matéria (principalmente

dos dopantes) provoca flutuações locais na

condutância da região ativa.

O somatório dessas flutuações aleatórias resulta

em uma diferença líquida na corrente entre

dispositivos idênticos (descasamento).

Modelagem do descasamento: integração das

flutuações na corrente, usando um modelo de

comportamento elétrico abrangente e acurado.



A expressão que descreve o descasamento, em termos da polarização, da geometria e da tecnologia, fica

onde e Noi é o número efetivo de

impurezas por unidade de área na região de depleção

______________

Do modelo ACM para MOSFETs de canal longo

e

q

nC

q

QN toxIP ''

*

)( rfSRFD iiL

WIIII 2'

21

toxSQ nCI

onde o termo BISQ é um parâmetro adicional de descasamento

que inclui variações de mobilidade e espessura de óxido de

porta.

2'

21

toxSQ nCI

r

f

rf

oi

D

I

i

i

iiWLN

N

I

D

1

1ln

12*2

2

WL

BSQ

I

2

33



TSMC 0.35 – NMOS – 3μm / 2μm



Para mais detalhes sobre o modelo de descasamento:

•C. Galup-Montoro, M. C. Schneider, H. Klimach, and A.

Arnaud, “A compact model of MOSFET mismatch for circuit

design”, IEEE Journal of Solid-State Circuits, vol. 40, n.

8, pp. 1649 – 1657, Aug. 2005.

•H. Klimach, A. Arnaud, C. Galup-Montoro, and M.C.

Schneider “MOSFET mismatch modeling: a new approach”,

IEEE Design & Test of Computers, vol. 23, n. 1, pp. 20 – 29,

Jan.-Feb. 2006.

34


Sumário


consequências








Análise Estatística – Monte Carlo

Em uma simulação Monte Carlo, em cada transistor são

acrescidas as fontes abaixo, cujos valores são determinados

aleatoriamente, conforme os fatores de descasamento do

processo (AVT e Aβ), a geometria do transistor (WL) e sua

polarização (ID).

ii

DIVV

V

V

IdsMMchV

I

WL

A

WL

A

DTGS

T

T

35



O ponto de operação de todos os transistores é calculado (valor médio), e os resultados são armazenados.

O valor das fontes de descasamento de cada transistor é definido, pontos de operação recalculados e resultados armazenados.

O processo anterior é repetido muitas vezes, de forma a se ter uma boa certeza estatística.

Os resultados armazenados formam um histograma e se calcula a média e desvio-padrão de cada variável.



Simulação Monte Carlo da tensão de off-set de um

amplificador operacional Miller CMOS. O histograma

apresenta a distribuição desta tensão sobre 1000 amostras, em

intervalos de 0,5 mV. O desvio-padrão calculado é 2,1 mV. A

curva tracejada é a sua aproximação Gaussiana.

36


Descasamento X Perdas no Processo

Em um sistema onde uma variável sofre variações aleatórias,

a frequência de ocorrências dessa variável se comporta

como uma distribuição normal, que pode ser definida

através de 2 parâmetros:

Média (μ): valor central ao redor do qual a distribuição se

espalha

Desvio-padrão (σ): valor médio dos desvios que ocorrem

ix xN

1

21

xix xN



dentro da faixa de ± 1σ, estão 68,3 % das ocorrências



37



Exemplo: para certa aplicação, o máximo Vos aceitável

para um AmpOp é 6 mV

caso o projeto seja desenvolvido de forma a se obter

σ(Vos) = 6mV (1σ), apenas 68,3% das amostras serão

aproveitáveis (‘yield’ de fabricação)


σ(Vos) = 3mV (2σ), aproveita-se 95,4% das amostras


σ(Vos) = 2mV (3σ), aproveita-se 99,7 % das amostras



Um AmpOp é

geralmente

subdividido em três

estágios

Suponha que quase

todo Vos é

decorrente do

descasamento de

VGS do par

diferencial

38



O descasamento de VGS do par diferencial de

entrada é quase todo resultante do

descasamento entre os valores de VT destes

transistores:

O VT dos transistores não é correlacionado:

212121

TTIIGSGSOS VVVVVVVDD

mVOS

TTTTOS

V

VVVVV 4,12

2 2222

21



Parâmetros de descasamento AMS 0.35:

Do modelo de descasamento de Pelgrom:

2

2

2

2

222 5,22

4,1

7,6m

mV

mmVAWL

WL

A

VT

VTVTVT

Data da versão AVTN [mV-μm] AβN [%-μm] AVTP [mV-μm] AβP [%-μm]

23.01.2001 6,8 0,8 11,3 0,8

13.03.2003 5,8 0,1 10,5 0,4

08.05.2006 6,7 0,5 10,3 0,7

39



Ao longo do projeto, chegou-se a uma razão

de aspecto para os transistores do par

diferencial W/L= 10 (p. ex.)

Assim:

WL= 22,5μm2 e W/L= 10

Resultando em:

W= 15μm e L= 1,5μm

VERIFICAÇÃO POR

MONTE CARLO!!!


Robustez de Circuitos Eletrônicos

“A robust circuit design is one in which the

sensitivities of critical performance specifications to

variances in the manufacturing process and the

circuit's operating environment are first fully

anticipated and identified and then systematically

nulled, or at least minimized, through optimal choices

of macro-structure, cell topology, individual device

design, component values, bias conditions and layout.”

Barrie Gilbert - Analog Devices Inc.

40


Robustez de Circuitos Eletrônicos

“Um projeto de circuito robusto é aquele onde as

sensibilidades das especificações críticas de

desempenho, com as variações do processo de

fabricação e as condições de operação do circuito, são

primeiramente completamente identificadas, e então

sistematicamente anuladas, ou ao menos minimizadas,

através da escolha otimizada de macro-estrutura

(arquitetura), topologia de célula, geometria de

dispositivos, valores de componentes, polarização e

leiaute.”

Barrie Gilbert - Analog Devices Inc.


Sumário


consequências







41


Caracterização de Descasamento

Grupos NMOS e

PMOS

Chaves de dreno +

registrador 36-bit

Chaves de porta +

registrador 36-bit

Chaves + transistores

referencia +

registrador 9-bit

Vetor de

programação 81-bit TSMC 0.35



TSMC 0.35 if: 0,01 – 1000 circulo = medida Tamanho médio: VDS: 20mV - 2V segmento = modelo

3m x 2m linha = + ESVP

NMOS PMOS

Sat Lin

WI

SI

42



TSMC 0.18 if: 0,01 – 1000 circulo = medida Tamanho médio: VDS: 20mV - 2V segmento = modelo

1,2m x 0,8m linha = + ESVP NMOS PMOS


Impacto da Área e da Polarização

Grande (12m/8m) Pequeno (0.75m/0.5m) Médio (3m/2m)

i f =

1

i f =

10

0

; = 122 nA; 2 nA 124 nA; 7 nA 287 nA; 114 nA

; = 12.9 A; 0.066 A 12.9 A; 0.19 A 17.2 A; 1.45 A

Geometria

Pola

riza

ção

43


Tensão de Threshold x Área

TSMC 0.35


Sumário


consequências







44


Conversor D/A M-2M de 8 bits

Diagrama esquemático do conversor D/A de 8 bits, composta por

associações série-paralelo de transistores MOS (rede M-2M). O valor

digital, a ser convertido em analógico, é programado em um registrador

de deslocamento.

Q0 Q6

Do D Q

ck

Q1

D Q

ck

Q7

D Q

ck

Di

Ck

D Q

ck

M72

M71 M74

M73 Q7

-Q7

-Q7

Q7

M62

M61 M64

M63 Q6

-Q6

-Q6

Q6

M02

M01 M04

M03 Q0

-Q0

-Q0

Q0

MB2

MB1

I0 V0 IG VG

M00

VR IR IB VB

GB


Conversor D/A - fabricação

Conversores fabricados: DAC0 (esq.; projetado para 0,25LSB @ if=20)

DAC1 (dir. ; projetado para 0,5LSB @ if=20).

• rede M-2M, cercada pelo anel de guarda e dummies

•8 registradores, chaves de acionamento e capacitores de

desacoplamento

DAC0 DAC1 DAC0 DAC1

45


Conversor D/A - resultados

Desvio-padrão do erro medido das 20 amostras de DAC0 (esq.) e DAC1

(dir.), para todos os dados de entrada, e normalizado para 1 LSB. As

medidas foram realizadas sob os níveis de inversão 20 e 2000.

DAC0 DAC1


Conversor D/A - resultados

Amostras de DAC0 (esq.) e DAC1 (dir.) que apresentaram os valores

mínimo e máximo de erro medido, sob os dois níveis de inversão

extremos, 20 (cima) e 2000 (baixo).

if=20

if=2000

DAC0 DAC1

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