ComL@b – Laboratório de Comunicações Digitais

Aula 8: Sistemas Multitaxas

Fabbryccio Cardoso

Marcelo Fernandes

Dalton S. Arantes

DECOM-FEEC-UNICAMP

www.decom.fee.unicamp.br/~cardoso

ComL@b – Laboratório de Comunicações Digitais

Sistema Multitaxa

Down-Sampling (sub-amostragem) e up-sampling

(sobre-amostragem) são operações comuns em

PDS.

Exemplo: receptor de uma ERB, mostrado abaixo.

SysGen suporta mudança de taxas através de

blocos específicos.

FI1 FI2 BB

RF BPF

LPF

LPF

LPF

LPF

Equa

lizer

Dem

odul

ação

40 – 150 MHz 5 – 40 MHz 500 kHz – 10 MHz

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Up-Sampling e Down-Sampling

xlusamp3

Up SampleTs0

Ts0 / 3

Ts0 / 3(Copy)

Ts0 / 3 Ts0

xldsamp3

Down Sample

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Interpolação e Decimação

xlfir2 tapxn yn

FIR

xldsamp3

Down Sample

LPF

xlusamp3

Up Sample

LPFTs0 Ts0 / 3

Ts0 / 3 Ts0

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Interpolação Fs1 = 3Fs0

-Fs0/2 Fs0/2 Fs0 3Fs0/2 2Fs0-Fs0-3Fs0/2-2Fs0

-Fs0/2 Fs0/2 Fs0 3Fs0/2 2Fs0-Fs0-3Fs0/2-2Fs0

Fs1/2-Fs1/2

xlusamp3

Up Sample

LPF

-Fs0/2 Fs0/2 Fs0 3Fs0/2 2Fs0-Fs0-3Fs0/2-2Fs0

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Exemplo de Up-Sampling

aula8_04.mdl

xlusamp3

Up Sample

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Exemplo de Interpolação

aula8_05.mdl

xlusamp3

Up Sample

LPF

aula8_06.mdl

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Down-Sampling

Fs1 = 3Fs0

Fs1/2-Fs1/2

-Fs0/2 Fs0/2 Fs0 3Fs0/2 2Fs0-Fs0-3Fs0/2-2Fs0

-Fs0/2 Fs0/2 Fs0 3Fs0/2 2Fs0-Fs0-3Fs0/2-2Fs0

RéplicasSobreposição

xldsamp3

Down Sample

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Exemplo de Down-Sampling

aula8_07.mdl

xldsamp3

Down Sample

Aliasing

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Decimação Fs1 = 3Fs0

RéplicasFs1/2-Fs1/2

-Fs0/2 Fs0/2 Fs0 3Fs0/2 2Fs0-Fs0-3Fs0/2-2Fs0

Fs1/3-Fs1/3

-Fs0/2 Fs0/2 Fs0 3Fs0/2 2Fs0-Fs0-3Fs0/2-2Fs0

-Fs0/2 Fs0/2 Fs0 3Fs0/2 2Fs0-Fs0-3Fs0/2-2Fs0

Sinal Filtrado

xldsamp3

Down Sample

LPF

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Exemplo de Decimação

xldsamp3

Down Sample

LPF

aula8_08.mdl aula8_09.mdl

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Outros Blocos

xltdm4d1

d2

d3

q

d0

Time Division Multiplexer

xltdd4

z-1d

q1

q2

q3

q0

Time Division Demultiplexer

xls2ps p

Serial to Parallel

xlp2sp s

Parallel to Serial

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Up-Sampling

fpt dbl

y

fpt dbl

x_out

dbl fpt

xxlusamp3[1 2 3 4]

CLK

xlceprobeCE

xlceprobeCE

fpt dbl

CE_y

fpt dbl

CE_x

SystemGenerator

UFix_2_0 UFix_2_0

clkBool

xBool

y

CE_x

CE_y

aula8_01.mdl

TsX = 3 TsY = 1

Tclk = 1

X = 1 2 3 4 1

Y = 1 0 0 2 0 0 3 0 0 4 0 0 1

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1 2 3 4 5 6 7 8 9 10 11 12

x

clk

CE_x

CE_y

y

1 2 3 4 5 6 7 8 9 10 11 12

3 6 9 12

1 2 3 4 5 6 7 8 9 10 11 12

1 2 3 4 5 6 7 8 9 10 11 12

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Down-Sampling

x

yfpt dbl

y

fpt dbl

x_out

dbl fpt

x

[1:15] xldsamp3

CLK

xlceprobeCE

xlceprobeCE

fpt dbl

CE_y

fpt dbl

CE_x

SystemGenerator

UFix_4_0 UFix_4_0

clkBool

xBool

y

CE_x

CE_y

TsX = 3 TsY = 1

Tclk = 1

X = 1 2 3 4 5 6 7 8 9 10 11 12

Y = 1 4 7 10aula8_02.mdl

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CLK

CE_X

X

CE_Y

Y

1 2 3 4 5 6 7 8 9 10 11 12

1 2 3 4 5 6 7 8 9 10 11 12

1 2 3 4 5 6 7 8 9 10 11 12

1 2 3 4 5 6 7 8 9 10 11 12

3 6 9 12

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Multiplexer e De-Multiplexer

3 9 15 21

6 12 18 24

fpt dbl

y2

fpt dbl

y1

dbl fpt

X2

dbl fpt

X1xltdm2

d1

q

d0

d1

xltdd2

z-1d

q1

q0

[2 4 6 8]

[1 3 5 7]

ST

STST

2

12

x 3

UFix_4_0

UFix_4_0

UFix_4_0UFix_6_0

UFix_6_0

UFix_6_03 x X1

3 x X2

double

aula8_03.mdl

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1 3 5 7

3 9 15 21

2 4 6 8

6 12 18 24

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Exercício 1: conversor serial-paralelo

Usar uma fonte do Simulink para gerar a seguinte

seqüência: 1 0 1 0 1 0 1 0 1 0 ...

Gateway In com Ts = 1 e Ufix_1_0

Use um conversor serial paralelo de fator 4 com

saída do tipo Ufix_4_0

Visualize o sinal de entrada e o sinal de saída

Use o Probe ST (Sample Time) para visualizar os

sample times do modelo

Visualize as diferenças de taxa através da opção

“Sample Time Colors”

aula8_ex1.mdl

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Exercício 2: conversor paralelo-serial

Usar uma fonte do Simulink para gerar ciclicamente a

seguinte seqüência: 15 4 9 0

Gateway In com Ts = 1 e Ufix_4_0

Use um conversor paralelo-serial para serialização dos

bits

Visualize o sinal de entrada e o sinal de saída

Use o Probe ST (Sample Time) para visualizar os sample

times do modelo

Visualize as diferenças de taxa através da opção “Sample

Time Colors”

Ao executar o modelo, observe que o SysGen irá

atualizar o mapeamento do clock

Modifique o modelo para que se possa utilizar o

“Simulink System Period” = 1.

aula8_ex2.mdl

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Exercício 3 - Overclock

Use uma fonte para gerar ciclicamente a seguinte

seqüência: [1 2 3 4 5 6]

Use um gateway in com Ts =1 e tipo Ufix_3_0

Utilize um multiplicador para calcular y = x*x

Visualize x, y e o clock enable (CE) na saída do Mult

Configure o multiplicador para ser implementado

serialmente com fator 4

Modifique o modelo para que se possa utilizar “Simulink

System Period” = 1

Na implementação paralela use Ts = 1 e “Simulink

System Period” = 1. Qual a cor do modelo e do CE?

Na implementação paralela use Ts = 4 e “Simulink

System Period” = 1. Qual a cor do modelo e do CE? O que

significa?aula8_ex3.mdl

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Exercício 4 – Economia de Área

Seja as seqüências X, Y e U abaixo

X = [1 10 5 2],

Y = [2 2 1 1],

U = [1 1 2 2],

Implemente Z = 3 + U + Y + X utilizando apenas

um único somador.

Implemente também Z = 3 * U * Y * X utilizando

apenas um único multiplicador.