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Otimização do dimensionamento dos transistores de um circuito somador para redução de atrasos e consumo de potência
Ygor Aguiar, Braian Maciel, Alexandra Zimpeck
Universidade Federal do Rio Grande – FURGCentro de Ciências Computacionais – C3Grupo de Sistemas Digitais e Embarcados
10ª Mostra da Produção Universitária – MPU
Orientadores: Cristina Meinhardt, Paulo Butzen
Sumário:
● Introdução● Objetivo ● Metodologia● Resultados● Conclusões
Introdução:
● Celulares, computadores, câmeras digitais, chips e todo tipo de dispositivo eletrônico são fruto do desenvolvimento da microeletrônica. Isso foi possível devido ao contínuo processo de miniaturização dos componentes eletrônicos.
Introdução:● O transistor
○ Componente eletrônico, que substituiu a válvula triodo.
○ Considerado uma das maiores descobertas na história moderna.
○ Ampla aplicação:■ Amplificação;■ Oscilação;■ Modulação/Demodulação;■ Comutação(Chaveamento);■ Outros...
Introdução:● O transistor
○ Componente eletrônico, que substituiu a válvula triodo.
○ Considerado uma das maiores descobertas na história moderna.
○ Ampla aplicação:■ Amplificação;■ Oscilação;■ Modulação/Demodulação;■ Comutação(Chaveamento);■ Outros...
Introdução:
Para cada transistor de um circuito é definida uma largura W e um comprimento L.
● Dimensionamento de transistores:
Introdução:
Quanto maior a largura do transistor(W):
● Menor Resistência, portanto menor o atraso.
● Maior a Capacitância , ou seja, maior potência consumida.
● Dimensionamento de transistores:
Unidade Lógica e Aritmética (ULA):
● Importante unidade que compõe um processador;
● Circuitos Aritméticos:○ Principal Circuito Somador;
Introdução:
Objetivo
● O objetivo deste projeto é encontrar um dimensionamento para os transistores de um circuito somador que proporcione um melhor desempenho, ou seja, diminuição dos atrasos, e também um outro dimensionamento que reduza o consumo de potência.
Metodologia
● Em vista de sua grande importância
e utilização o circuito benchmark escolhido foi um somador.● Serão avaliados 4
circuitos base
Híbrido 26t
Wp2
Wp
Wp
Wp2Wp Wp2
Wp2
Wp
Wp
Wp
Wp
WnWn
WnWn2
Wn2Wn
Wn2
Wn2 Wn
Wn
Wn
Circuito 1● Dois tamanhos de Wp● Dois tamanhos de Wn
Wp2
Wp
Wp
Wp2
Wp Wp2
Wp2
Wp
Wp
Wp
Wp
WnWn
WnWn
WnWn
Wn
Wn Wn
Wn
Wn
Circuito 2● Dois tamanhos de Wp● Todos os Wn são iguais.
Wp
Wp
Wp
WpWp Wp
Wp
Wp
Wp
Wp
Wp
WnWn
WnWn2
Wn2Wn
Wn2
Wn2 Wn
WnWn
Circuito 3● Todos os Wp são iguais.● Dois tamanhos de Wn.
Wp
Wp
Wp
Wp
Wp Wp
Wp
Wp
Wp
Wp
Wp
WnWn
WnWn
WnWn
Wn
Wn Wn
WnWn
Circuito 4● Todos Wp são iguais● Todos os Wn são iguais.
Metodologia
● Variações de Wp de 100 a 400, em passo de 50n.
● Os circuitos foram descritos e simulados no simulador elétrico NGSPICE;
● A tecnologia utilizada foi a preditiva 32nm Low Power;
Medição de Atraso
● O tempo que leva para uma transição no sinal de entrada provocar uma transição no sinal de saída.
Medição de Potência
● Para a medição da potência média dissipada do circuito: (P=IV)
Power-Delay Product (PDP)
● Produto Potência-Atraso○ Energia por operação de chaveamento.
PDP = P * Tp
P=potênciaTp=tempo de propagação
Resultado dos Dimensionamentos
Atrasos da Saída SUM:
Resultado dos DimensionamentosAtrasos da Saída Cout:
Resultado dos Dimensionamentos
Consumo de Potência da Saída SUM:
Resultado dos Dimensionamentos
Consumo de Potência da Saída Cout:
Resultado dos DimensionamentosPDP SUM:
Resultado dos DimensionamentosPDP Cout:
Conclusões
● Dimensionamento para Desempenho: ○ Circuito 1 com Wp=100n Wn = 100n para
a saida SUM.○ Circuito 3 com Wp=100n Wn=100n para
a saida Cout.● Dimensionamento para Potência:
○ Circuito 2 com Wp=100n Wn = 100n.● Dimensionamento para PDP:
○ Circuito 4 com Wp=100n Wn = 100n.
Otimização do dimensionamento dos transistores de um circuito somador para redução de atrasos e consumo de potência
Ygor Aguiar, Braian Maciel, Alexandra Zimpeck
Universidade Federal do Rio Grande – FURGCentro de Ciências Computacionais – C3Grupo de Sistemas Digitais e Embarcados
10ª Mostra da Produção Universitária – MPU
Orientadores: Cristina Meinhardt, Paulo Butzen
Obrigado pela Atenção!