INFORME TÉCNICO - jro.igp.gob.pejro.igp.gob.pe/publications/tecnical_reports/2009/EI_200903.pdf · El Controlador de Radar (CR) descrito en el presente informe agrupó la lógica

INFORME TÉCNICO

MÓDULO CONTROLADOR DE RADAR

V 1.0

Iván Manay

Área de Electrónica e Instrumentación

Septiembre, 2009

RADIO OBSERVATORIO DE JICAMARCA Apartado 130207, Lima 13, Perú Teléfonos (+51-1)317-2313 ♦ Fax (+51-1)317-2312

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RESUMEN

El Controlador de Radar (CR) descrito en el presente informe agrupó la lógica digital discreta en un dispositivo lógico programable (CPLD), con lo cual se redujo la cantidad de tarjetas necesarias, y además se logró un sistema más flexible a las necesidades de los usuarios; debido a que es posible, mediante software, cargar un nuevo Firmware al CPLD con nuevas funciones o mejoras, sin tener la necesidad de modificar el hardware periférico. La programación del firmware se realizó en el lenguaje de programación VHDL (Very High Discrete Logic).

El presente CR se sigue basando en un CPLD (Complex Programmable Logic Device) de la marca Altera, específicamente, el C.I. MAX9320LC84-15, el cual hace más sencilla la etapa de pruebas y corrección de errores. Para la simulación y programación del CPLD se dispone del MAX-PLUS II, que es el software proporcionado por el fabricante.

Se ha establecido comandos que facilitan el uso del CR en los diferentes sistemas del ROJ, principalmente SOUSY (Reloj interno de 32 MHz) y el sistema principal (Reloj de 60 MHz).

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INDICE

1. INTRODUCCIÓN......................................................................................................3

2. DESARROLLO..........................................................................................................3

2.1 GUÍA RÁPIDA DEL CR ....................................................................................................... 5 2.1.1 Identificación de un CR8 ......................................................................................................... 5 2.1.2 Usando el CR8......................................................................................................................... 6 2.2 TARJETA CONTROLADOR DE RADAR............................................................................ 8 2.2.1 Descripción general de la parte electrónica ............................................................................. 8 2.2.2 DESCRIPCIÓN DE HARDWARE....................................................................................... 11 2.3 TARJETAS AUXILIARES................................................................................................... 27 2.3.1 Tarjeta clock driver................................................................................................................ 27 2.3.2 TARJETAS DE DISPLAY.................................................................................................... 30 2.4 ESTABLECIMIENTO Y CARGA DE LOS PULSOS....................................................... 32 2.4.1 Pulse Design .......................................................................................................................... 32 2.5 PRUEBAS DE CONTROL DE CALIDAD.......................................................................... 36 2.5.1 AlfaTest 1: Tiempo de respuesta: .......................................................................................... 36 2.5.2 Alfa Test 2: Interferencia entre canales ................................................................................. 37

BIBLIOGRAFÍA ................................................................................................................. 40

ANEXOS............................................................................................................................... 41

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MÓDULO CONTROLADOR DE RADAR

1. INTRODUCCIÓN

El Módulo Controlador de Radar (CR) es un equipo que produce pulsos digitales, los cuales son parte importante de un sistema de radar. Estas señales se utilizan para: el control de la energía emitida por el transmisor, el control del muestreo de las señales recibidas por el radar, el inicio de la toma de datos del sistema de adquisición y la sincronización de los cambios de experimentos.

El CR es programado por PC a través de su puerto serial. Una vez cargado los pulsos, estos aparecen en sus ocho líneas libremente o pueden ser sincronizados con un pulso de externo.

2. DESARROLLO

La Figura 1 muestra el diagrama de bloques del módulo CR de ocho líneas, el cual consta de tres etapas básicas: Clock driver, CR y display. La etapa de clock driver es la encargada de generar las señales de reloj de uso común para la etapa de CR y para otros sistemas que lo requieran. La etapa de CR genera los pulsos digitales en ocho líneas cada una con su respectiva línea para monitoreo. Para cargar la información de los pulsos se emplea comunicación serial RS232 entre PC y el CR. La etapa de display visualiza un número de cuatro dígitos que corresponde a la cantidad de muestras que se adquieren durante la toma de datos.

Figura 1 Diagrama de bloques del Módulo CR de ocho líneas

La Figura 2 muestra las salidas IPP y TX para una determinada configuración de pulsos. La Figura 3, Figura 4 y Figura 5 muestran al módulo CR.

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Figura 2 Foto exterior del módulo CR

Figura 3 Foto interior del módulo CR

Figura 4 Panel frontal del módulo CR

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Figura 5 Panel posterior del módulo CR

2.1 GUÍA RÁPIDA DEL CR

2.1.1 Identificación de un CR8

Inicialmente, para la estandarización de los CR8 fue asignado un código del cual se puede obtener la información descrita en la Tabla 1.

CR X1 X2 X3 X4 Ref. Descripción Valor

1 1 memoria en empaque SOJ X1 Tipo de memoria de la tarjeta controlador de radar 2 2 memorias en empaque DIP

A Sin salida de RF B Salida de 7.5MHz

X2 Tipo de reloj RF generado por el módulo

C Salida de 10MHz 0 Descripción antigua X3 Versión de Firmware controlador de

radar 1 Descripción nueva: vhdl Puerto rs232 X4 Tipo de puerto COM para carga de

pulsos U Puerto USB

Tabla 1 Codificación de un CR8

Actualmente se han codificado seis CR8. Esta primera codificación muestra diferencias de firmware, y de la parte electrónica entre los CR8 del ROJ.

Diferencias entre paneles son mencionadas en la Tabla 2, ya que el código no incluye dicha información.

CR8 Ubicación Tipo de panel CR 2C0 IT No estándar CR 2A0 IT No estándar CR 2A1 EI Para rex2 CR 1B1 EI Estándar CR 1B1U IT Estándar CR 1B1U EI Para rex2

Tabla 2 Cr8's del ROJ

Debido a la estandarización se están habilitando CR8 con las siguientes características:

• Paneles estándar. (Ver Apéndice 6)

• Descripción vhdl. (Ver capítulo 2.2.2)

• Respuesta de salida conocida (Ver APÉNDICE 3)

• Un código de identificación más sencillo descrito en la a Tabla 3.

6

CR Y1 Y2

EI Y1 Área al cual el CR ha sido asignado IT

Y2 Nro correlativo de CR 1,2,3, ...

Tabla 3 Codificación CR estándar

La Tabla 4 muestra a detalle la codificación actual y de los CR8's.

Estándar No-estándar Detalle CROP1 CROP2 CREI2 CR2C0 CR 2A0 CR2A1

SOJ X X X Memoria DIP X X X Nada X 7.5MHz 10MHz X

Reloj RF

Nuevo * X X X X rs232 X X X Com usb X X X Antiguo X X Firmware Nuevo X X X X estándar X X Panel Otro X X X X

* Ver comando 69 en tabla de comandos

Tabla 4 Codificación actual de los CR8´s

2.1.2 Usando el CR8

2.1.2.1 CONEXIONES BÁSICAS DE UN CR8

Antes de transferir cualquier configuración de pulsos de la PC hacia el CR8, es necesario verificar la siguiente conexión:

• Conectar el equipo a la línea AC. Verificar el voltaje de entrada permitido para el equipo. Esta conexión se realiza por el panel posterior del módulo.

• Conectar un cable serial directo hembra - hembra del puerto COM de la PC hacia el puerto serial del controlador. Esta conexión se realiza por el panel posterior del módulo.

• El interruptor de reloj debe estar hacia abajo: En esta posición el equipo funciona con su reloj interno.

• El interruptor de sincronismo debe estar hacia abajo. En esta posición se establece el modo del CR8 sin sincronismo externo.

Figura 6 Puntos de verificación en el panel posterior de un CR8

2.1.2.2 PARA CONFIGURAR AL CR8

Seguir la siguiente secuencia:

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A. Encender el CR presionando el interruptor que se encuentra a la izquierda del panel frontal y verificar:

• Foco del interruptor encendido.

• 4 displays 7 segmentos con el valor de cuenta de "0000".

• El led correspondiente a reloj interno debe estar encendido.

• El led de carga de pulsos y el de salida habilitada están inicialmente apagados. B. Establecer la configuración de pulsos con el PulseDesign. (Ver capitulo 2.4.1) C. Transferir la configuración al módulo (Ver capitulo 2.4.1) y verificar: • El led de carga de pulsos se enciende sólo durante la transferencia.

• El led de salida habilitada se enciende después de terminada la transferencia para indicar que los pulsos están siendo generados por el módulo.

• El arreglo de 4 displays es otra forma de verificar la generación de los pulsos: Cuando el equipo está programado muestra un valor que corresponde al número de muestras del experimento.

Figura 7 Puntos de verificación en el panel frontal de un CR8

2.1.2.3 COMANDOS DEL CR8

La presente versión de CR8's soporta los comandos mostrados en la muestra ejemplos de secuencias que pueden enviarse y una descripción de las tareas que se realizan.

TABLA DE COMANDOS PARA LOS NUEVOS CR8's

COMPATIBLES CON CONTROLADORES ANTIGUOS Comando Descripción Sintaxis

0 Deshabilita generación pulsos 255,0 24 Habilita generación de pulsos 255,24 40 Habilita escritura de datos de retardo en memoria 255,40 48 Habilita escritura de datos de estado en memoria 255,48 64 Establece periodo de muestreo 255,64 254,N-1 72 Genera '1' en la línea TX 255,72 88 Genera '0' en la línea TX 255,88

104 Genera '1' en la línea SW 255,104 112 Genera '0' en la línea SW 255,112 120 Reinicia firmware CR8 255,120

DISPONIBLES EN CONTROLADORES NUEVOS Comando Descripción Por defecto Sintaxis

22 * Divide al reloj del sistema para ser usado como reloj de la cuentas de retardo.

59 (Para dividir entre 60) 255,22 254,N-1

67 Deshabilita SAMPLE Habilitado 255,67 69 Divide al reloj del sistema

para ser usado como generador cuadrado de frecuencias específicas.

Deshabilitado 255,69 254,N

8

89 Establece el modo de sincronismo externo nuevo

Sincronismo externo antiguo

255,89

* Reemplaza a los comando 8 y 96 para controladores antiguos.

Tabla 5 Tabla de comandos del controlador de radar

Secuencia Tarea 255,69 254,8

Divide el reloj del sistema entre 8. Si se usa un reloj de 60MHz, se genera una señal de 7.5MHz (Línea AUX).

255,22 254,3

Divide el reloj del sistema entre 4. Si se tiene un reloj de 32MHz, el reloj para las cuentas de los retardos sería de 8MHz.

255,67 Deshabilita la señal de muestreo (Línea SAMPLE ).

255,0 Deshabilita la salida de pulsos de radar.

Tabla 6 Ejemplo de secuencias

2.2 TARJETA CONTROLADOR DE RADAR

2.2.1 Descripción general de la parte electrónica

La Figura 8 muestra el diagrama de bloques general de la tarjeta CR, el cual consta de un CPLD, donde se ha grabado la lógica del controlador. La configuración de pulsos es recibida desde la PC por puerto serial y almacenada en dos memorias. Terminada la carga de los pulsos en memoria, se inicia la lectura de los mismos para ser mostrados en ocho pines del CPLD. Las señales de los pines son aisladas del mundo exterior mediante circuitos integrados buffer y luego amplificadas en una etapa de driver. Más detalle de la tarjeta puede verse en el circuito esquemático de la tarjeta CR mostrado en la Figura 10. Los diagramas de circuito impreso son mostrados en las Figura 43 y Figura 44 (Ver APÉNDICE 4). Una foto de la tarjeta es mostrada en la Figura 9.

Figura 8 Diagrama de bloques de la tarjeta CR de ocho líneas

9

Figura 9 Tarjeta CR de ocho líneas

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Figura 10 Diagrama esquemático de la tarjeta

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2.2.2 DESCRIPCIÓN DE HARDWARE

Para el presente informe se detalle la descripción del controlador de radar con vhdl. El controlador de radar consta de una entidad principal (radar_controller) que ha sido dividido en las siguientes subentidades: • Commands_detector.

• Sampling_module.

• Type_Function.

• Frequency_Generator.

• WR_Memory_module.

• BW, SW y TX.

• Memory Controller.

• Pulse Generator.

• Reset block.

El pinout de la entidad principal se detalla a continuación:

Señal Dirección Descripción ext_rst Entrada Señal de reset externo clk_radar Entrada Reloj de entrada (Usualmente 60MHz) clk_sys Entrada Reloj de comunicación(1.8432MHz) RX Entrada Señal serial recibida desde PC para configuración del cr8. MEM_ADD Salida Puntero de memoria. BLE Salida Acceso al byte menos significativo BHE Salida Acceso al byte más significativo WR Salida Requerimiento de escritura de memoria OE Salida Habilitación de salida de memoria data_in_out Bidirec. Puerto de datos hacia memoria DATA_OUT Salida Salidas de pulso de radar SAMPLING_OUT Salida Señal de muestreo sel_edge Entrada Sincronización con flanco de subida o bajada ext_sync Entrada Señal de sincronismo externo ext_ena_sync Entrada Selecciona el modo de sincronismo externo TX Salida Señal TX SW Salida Señal SW

Tabla 7 Señales de la entidad principal radar_controller

La Figura 11 presenta un diagrama global de las sub-entidades que constituyen la entidad radar_controller y como se relacionan entre sí.

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Figura 11 Entidad principal radar_controller

2.2.2.1 Entidad Commands_detector

Esta entidad implementa la recepción serial y decodificación de los comandos enviados por la PC. Dispone de una sub-entidad rs232_module dedicada a la recepción y conversión de los datos de formato serial a paralelo. El resto de la entidad genera las señales para diferenciar entre comando y dato, en el caso de comando genera un registro de decodificación hacia otros módulos.

Entradas:

ACK Señal de dato bien recibido proveniente de módulos externos.

clk Reloj de comunicación (1.8432MHz). RST Señal de reset desde el reset_modulo. RX Dato serial desde la PC.

cmd_detector B

W

SW

TX

frequ_gen

type_func

sampling_m

od

reset_block

memory controller pulse generator &

?

wr_m

emory

Mem data

Mem address

8 Line Output

data

sampling_out

BWSWTX

funcion ready_cmd

ready

RX (RS232)

mem ctrl

rst_sys rst_radar

ext_rst

ena_sync

edge detection

ext_snyc clk_sys clk_radar

to all entities but not to: pulse_generato

to: reset_module sampling_mod frequ_gen memory_controller

clk_out_1

ena_sho

clk_out_1

ena_sho

to: memory_controlle

to: sampling_module type_function pulse_generator

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Salidas:

data_out Dato enviado por la PC en formato paralelo. funcion Registro de comando decodificado. func_data_sel Indica comando disponible en data_out ready_div_clk Indica dato disponible en data_out

Operación interna:

Figura 12 Entidad Commands_detector

Estado de las salidas:

Estado IDLE: func_data_sel <= ‘0’ Estado WAIT_ACK: func_data_sel <= ‘0’ Estado DATA_VAL: func_data_sel <= ‘1’ data_out <= data ready_div_clk <= '1'; (until ACK signal arrives) Estado COMMAND_VAL funcion <= coded data func_data_sel <= ‘1’ for one clk_cycle data_out <= data

2.2.2.2 Entidad Sampling_module

Entidad que genera la señal de muestreo. Esta señal se obtiene al dividir la señal de reloj proveniente del Frequency generator module con un contador cuya cuenta es establecida por comando: cmd64. El contador solamente está activo durante el tiempo de adquisición (Cada vez que la ventana esta en '1').

subentity RS232_module

IDLE

WAIT_ACK COMMAND_VAL DATA_VAL

rst

ready = ‘1’ data = x”FF”

ready = ‘1’ data != valid command

ready = ‘1’ data = x”FE”

ready = ‘1’ ready = ‘1’ data = valid command

ACK = ‘1’

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Entradas:

data Dato paralelo desde el commands detector. clk_radar Reloj de entrada (Usualmente 60MHz) clk_sys Reloj de comunicación(1.8432MHz) ena_show Habilitador del contador generado por la entidad

frequency generator. Cada habilitación dura un ciclo del reloj de entrada y no resetea al contador.

ena_val Permite escribir la cuenta con la cual se genera la señal de muestreo.

ready Commands_detector le indica a la entidad que hay un dato disponible en la entrada data.

rst Reseteo de los contadores. Es enviado por la entidad reset block y una vez efectuado requiere el envío de la cuenta.

rst_radar Setea el contador a cero. windows En '1' habilita el contador. En '0' resetea la

cuenta a cero.

Salidas:

ack Reconocimiento de llegada correcta de la cuenta. sampling_out Pulso de muestreo.

Operación interna:

Esta entidad dispone de una máquina de estados que espera el comando 64 y el dato de cuenta

(tiempo de muestreo) procedente del commands_detector.

Figura 13 Entidad Sampling_module

En paralelo dispone de un contador cíclico que va desde cero hasta el valor de cuenta ingresado por comando. Este contador se habilita cuando Window y ena_show son ‘1’. Ena_show es una señal pulsada que proviene de la entidad frequency_generator (Usualmente 1MHz).

process(clk_radar) begin

WAIT_FOR_CALL

ena_val = ‘1’ & data = x”40”

ready = ‘1’ --------------------------------

Sampling_limit <= data

WRITE_DATA

rst

ena_val = ‘1’ & data = x”43” ----------------------------------

ena_sampling_out <= ‘1’

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if rising_edge(clk_radar) then if rst_radar = '1' then sampling_counter <= (others=>'0'); else case (windows and ena_sampling_out) is when '1' => if ena_show = '1' then if sampling_counter = sampling_limit then sampling_counter <= (others=>'0'); else sampling_counter <= sampling_counter + 1; end if; end if; when others=> sampling_counter <= (others=>'0'); end case; end if; end if; end process;

La conformación de la señal de muestreo se detalla a continuación:

process(clk_radar) begin if rising_edge(clk_radar) then if rst_radar = '1' then sampling_out <= '0'; elsif (sampling_counter = sampling_limit and ena_sampling_out = '1') then sampling_out <= '1'; else sampling_out <= '0'; end if; end if; end process;

2.2.2.3 Entidad Type_Function

Esta entidad maneja las opciones de generación de pulsos y de sincronismo externo que dispone el controlador de radar.

Entradas:

data Dato paralelo desde el commands detector. clk_radar Reloj de entrada (Usualmente 60MHz) clk_sys Reloj de comunicación (1.8432MHz) delay_radar_line_sig Señal que indica fin de la cuenta de retardo en la

entidad pulsegen. ena_show salida de frecuencia de la entidad frequency

generator. ext_ena_sync Habilitador del pulso de sincronismo externo. ext_sync_radar pulso de sincronismo. ready señal decodificada proveniente del

commands_detector. rst reset de las maquinas de estado desde la entidad

reset_block rst_radar resetea la máquina de estado y la salida hab_exp.

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sync pulso de sincronismo desde la entidad pulsegen.

Salidas:

rc_op_radar_out información de la máquina de estado de la entidad

ack señal de reconocimiento hacia la entidad commands_detector.

hab_exp habilitador de las entidades frequency generator, memory controller y pulsegen.

rst_ext_sync Resetea la señal que detecta de pulso de sincronismo externo.

Operación interna:

Esta entidad dispone de una máquina de dos estados: DISABLE y ENABLE que se encargan de la habilitación/deshabilitación de la generación de pulsos y la lógica de sincronismo externo. Para dichas tareas, la entidad genera dos señales: hab_exp y rst_ext_sync.

Adicionalmente en ENABLE, el estado de la señal ext_ena_sync establece el modo de la generación de pulsos:

‘0’: Generación de pulsos no sincronizada con pulso externo: Free running '1': Generación de pulsos sincronizada con pulso externo.

Para la generación de pulsos sincronizada con pulso externo, se dispone de dos modos: Sincronismo Antiguo y Sincronismo Nuevo.

Sincronismo Antiguo: Es el sincronismo por defecto. La secuencia almacenada en memoria se repite varias veces y es sincronizada con un pulso externo.

Sincronismo Nuevo: La secuencia almacenada en memoria se reproduce una sola vez a partir de un pulso de pulso externo y no se volverá a repetir, a menos que el controlador reciba otro pulso de sincronismo. Para habilitar este modo se usa la secuencia: 255,89.

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Figura 14 Entidad Type_Function

2.2.2.4 Entidad Frequency_Generator

Esta entidad genera un reloj dividido de 1MHz a partir de un reloj de entrada.(Usualmente 60MHz). Para generar 1MHz se dispone de una cuenta por defecto, que puede ser cambiado por comando.

Entradas:

data Dato paralelo desde el commands detector. clk_radar Reloj de entrada (Usualmente 60MHz) clk_sys Reloj de comunicación (1.8432MHz) ena Habilitador para cambiar la frecuencia de

generación de pulsos de radar. Por defecto se genera 1MHz cuando el reloj de entrada es de 60MHz.

ena_generator Habilitador de las salidas clk_out y clk_out_1 enviado por la entidad type_function.

ready Dato disponible desde la entidad command_detector.

rst Reset desde la entidad reset_block. rst_radar Reset desde la entidad reset_block. Establece

salida y contadores a cero

Salidas:

Ack Señal de reconocimiento de escritura correcta de la cuenta que divide el reloj de entrada. Esta señal es enviada a la entidad commands_detector.

clk_out Reloj de entrada que ha sido dividida por una cuenta. Por defecto se obtiene 1MHz cuando el reloj de entrada es 60MHz.

clk_out_1 Similar que clk_out, pero desfasado un ciclo del reloj de entrada.

DISABLE

ready = ‘1’ & data = x”18”

ENABLE

rst

ready = ‘1’ & data = x”00”

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Operación interna:

Figura 15 Entidad Frequency_Generator

La entidad consta de dos partes: Una máquina de estados que permite establecer la cuenta que divide el reloj de entrada y un contador que usa la cuenta para generar el reloj dividido.

Por defecto la máquina de estados usa un divisor de 60 (Salida final de 1MHz para un reloj externo de 60MHz), pero también está disponible la opción de divisor variable que se establece con el comando 22.

..... constant DEF_LIM : std_logic_vector(5 downto 0) := "111011"; -- Valor por defecto: 59 = division entre 60 .... .... process(clk_sys) begin if rising_edge(clk_sys) then if rst = '1' then frequency_control <= WAIT_FOR_CALL; limit <= DEF_LIM; -- valor por defecto=59 else

case frequency_control is when WAIT_FOR_CALL =>

if ena = '1' then

frequency_control <= WRITE_DATA;

end if; when others=> if ready = '1' then limit <= data(5 downto 0); -- divisor variable cmd 22 frequency_control <= WAIT_FOR_CALL; end if; end case; end if; end if;

WAIT_FOR_CALL

ena = ‘1’

WRITE_DATA

rst

ready = ‘1’

counter_limit <= data(5 downto 0)

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end process;

La entidad genera dos relojes divididos: clk_out y clk_out_1, el primero está un periodo de pulso atrasado respecto al otro.

process(clk_radar) variable clk_div : std_logic_vector(5 downto 0);--entero de 0:59 variable temp : std_logic_vector(5 downto 0); begin if rising_edge(clk_radar) then temp := limit - "000001"; if rst_radar = '1' or ena_generator = '0' then clk_div := (others=>'0'); clk_out <= '0'; clk_out_1 <= '0'; else case ena_generator is when '1' => if clk_div = temp then clk_out_1 <= '1'; else clk_out_1 <= '0'; end if; if clk_div = limit then clk_div := (others=>'0'); clk_out <= '1'; else clk_div := clk_div+"000001"; clk_out <= '0'; end if; when others => null; end case; end if; end if; end process;

2.2.2.5 Entidad WR_Memory_module

Entidad encargada de gestionar la información de los retardos y comandos que serán escritos en las memorias. Trabaja en conjunto con la entidad Memory Controller.

Entradas:

data_in Dato paralelo desde el commands detector. clk_sys Reloj de comunicación (1.8432MHz) data_ready Señal obtenida de la entidad command_detector

que valida el dato presente en data_in para la entidad.

ena_sys Inicia la escritura. ready_command Indica que el dato en data_in corresponde a un

comando. rst Resetea todas las salidas a cero y todos los

estados a IDLE.

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Salidas:

data_out Dato que será escrito en memoria. ack_cd Conexión directa a ena_sys y data_ready. Se

activa cada vez que exista una escritura de memoria o cuando la entidad reciba un dato valido que será guardado en memoria.

sel_mem Diferencia entre dato de estado y dato de retardo.

send_data Señal data_ready con retardo cuando la entidad está en modo de escritura.

wr_req '1' para generar el requerimiento modo escritura.

Operación interna:

La máquina de estados implementada en esta entidad genera las señales de control para escritura en memoria. Esta máquina implementa cinco estados que se ejecutan durante el cargado de pulsos en el equipo:

IDLE: Espera dato de estado o retardo que será escrito en memoria. La señal wr_req='0'.

NO_WRITE_FIRST_DELAY: Estado que cancela la escritura del primer retardo proporcionado por el PulseDesign. Este byte no es necesario para la generación de los pulsos.

WRITE_DELAYS: Estado que reenvía el dato proporcionado por el commands_detector hacia la entidad de memory_controller. De forma paralela se genera la señal sel_mem encargada de seleecionar el tipo de memoria: '0' y la señal wr_req para el requerimiento de escritura (wr_req='1').

WRITE_STATES: Los datos de estados enviados por el commands_detector son convertidos (xor) y enviados hacia la entidad memory_controller. Las señales sel:mem = '1' y wr_req='1'.

El proceso de escritura de los datos en memoria es completado en la entidad memory_controller.

IDLE

ena_sys = ‘1’ & data_in = x”28”

ready_command = ‘1’

NO_WRITE_FIRST_DELAY WRITE_STATES

WRITE_DELAYS

data ready = ‘1’

ready_command = ‘1’

ena_sys = ‘1’ & data_in != x”28”

rst

CHANGE_SEQ

ena_sys = ‘1’ & data_in = x”2A”

Figura 16 Entidad WR_Memory_module

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2.2.2.6 Entidades BW, SW y TX

Entradas:

data Dato paralelo desde el commands detector. clk_sys Reloj de comunicación (1.8432MHz) Ena habilita entidad. rst Reset del sistema.

Salidas:

Ack Reconocimiento de comando recibido hacia la entidad command_detector.

TX/BW/SW Señal de que genera un nivel lógico dependiendo del comando que se la ha enviado.

Operación interna:

TX: ack <=ena; process(clk_sys) begin if rising_edge(clk_sys) then if rst = '1' then TX <='0'; elsif ena = '1' then case data is when X"48" => TX <= '1'; when others => TX <='0'; end case; end if; end if; end process; BW: ack <=ena; process(clk_sys) begin if rising_edge(clk_sys) then if rst = '1' then BW <='0'; elsif ena = '1' then case data is when X"08" => BW <= '1'; when others => BW <='0'; end case; end if; end if; end process; SW: ack <=ena; process(clk_sys) begin if rising_edge(clk_sys) then if rst = '1' then SW <='0'; elsif ena = '1' then

22

case data is when X"68" => SW <= '1'; when others => SW <='0'; end case; end if; end if; end process;

2.2.2.7 Entidad Memory Controller

Esta entidad dispone de señales de direccionamiento y de datos para controlar el flujo bidireccional con las memorias. Trabaja en conjunto con la entidad WR_Memory_module.

Entradas:

Data_in Dato paralelo desde el commands detector. clk_radar Reloj de entrada (Usualmente 60MHz) clk_sys Reloj de comunicación (1.8432MHz) delay_radar_line_sig Aparece un pulso cuando se produce un cambio

en las salidas del equipo. Esto permite el incremento del puntero que lee datos de las memorias.

ena_show Señal generada por la entidad Frequency generator. Habilita el incremento del puntero para lectura de memoria.

read_req Señal generada por la entidad Type_function que selecciona entre un puntero interno de escritura o lectura.

rst Resetea maquina de estados de la entidad a IDLE.

rst_radar Resetea el puntero de lectura a cero. sel_mem Selecciona entre memoria de estados o retardos. send_data Activación de escritura para la memoria de

estados o de retardos. Esta señal proviene de la entidad WR_Memory_module.

wr_req Controla la escritura de las memorias y pone a cero el puntero de escritura cuando es '0'

Salidas:

data_out Datos hacia la entidad Pulse Generator mem_add Puntero para acceso a las memorias. oe_neg_r Establece modo escritura de la memoria de

retardos. Está conectada a la señal read_req negada.

oe_neg_s Establece modo escritura de la memoria de estados. Está conectada a la señal read_req negada.

we_neg_r Controla escritura en memoria. Se emplea en la escritura de los retardos.

we_neg_s Controla escritura en memoria. Se emplea en la escritura de los estados.

Data_inout Conexión bidireccional de datos hacia las memorias.

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Operación interna:

Esta entidad cuenta con una máquina de estados que trabaja en conjunto con la entidad wr_memory_module para generar las señales que controlan la escritura y lectura de los datos en memoria.

Figura 17 Entidad Memory Controller

También controla el flujo de datos que vienen de la entidad wr_memory_module hacia las memorias (Escritura de datos) y de las memorias hacia la entidad Pulse Generator (Lectura de datos).

process(clk_sys) begin if rising_edge(clk_sys) then temp <= data_in; end if; end process; data_out <= data_in_out; data_in_out <= temp&temp when wr_req = '1' else (others=>'Z');

Para el direccionamiento de las memorias se dispone de contadores independientes de 16 bits para lectura y escritura. Las cuentas de ambos contadores son multiplexadas hacia las memorias (mem_add)

--Proceso que genera direcciones de memoria para escritura en memoria. process(clk_sys) begin if rising_edge(clk_sys) then if wr_req = '0' then mem_add_out <= (others=>'0'); else if (WE_ENA_S = '1' or WE_ENA_R = '1') then if mem_add_out < X"FFFF" then mem_add_out <= mem_add_out+1; else mem_add_out <= (others=>'0'); end if; end if; end if;

IDLE

wr_req = ‘0’

WRITE_DELAYS

wr_req = ‘0’

wr_req = ‘1’ &sel_mem = ’0’

wr_req = ‘1’ &sel_mem = ’1’

WRITE_STATES

rst

24

end if; end process; process(clk_radar) begin if rising_edge(clk_radar) then if rst_radar = '1' then mem_add_in <= (others=>'0'); else if read_req = '0' then mem_add_in <= (others=>'0'); elsif ena_show = '1' and delay_radar_line_sig = '1' then if (mem_add_in < X"FFFF") and (data_in_out(7) /= '1') then -- desb. y L8 mem_add_in <= mem_add_in+1; else mem_add_in <= (others=>'0'); end if; end if; end if; end if; end process; --Lógica que escoge el direccionamiento correcto según sea para escritura ó lectura mem_add<=mem_add_in when read_req = '1' else mem_add_out;

2.2.2.8 Entidad Pulse Generator

Entidad encargada de generar los pulsos de radar en función a la información de estados y retardos obtenida de la memoria.

Entradas:

data_radar Datos desde la entidad Memory Controller. clk_radar Reloj de entrada (Usualmente 60MHz) ena_show Habilitador enviado por la entidad

Frequency_generator. hab_exp Cambia los estados en la entidad. Enviado por la

entidad Type_function. rst_radar Reseteo de la entidad.

Salidas:

data_out Ocho salidas de pulsos de radar. data_line_sig Señal de aviso del fin de cuenta (Retardo) window Señal de ventana usada como habilitador de la

señal de muestreo en la entidad Sampling_module.

25

Operación interna:

Figura 18 Entidad Pulse Generator

Consta de una maquina de dos estados: IDLE y ACTIVE. • IDLE: La entidad espera ser activada.

• ACTIVATE: Se activa un contador decreciente cuya cuenta inicial es el retardo obtenido de la memoria. process(clk_radar) variable onecount : std_logic := '1'; -- test for counter speed begin if rising_edge(clk_radar) then if rst_radar = '1' then radar_delay_counter <= (others=>'0'); onecount := '1'; elsif rc_fsm = IDLE and hab_exp = '1' then radar_delay_counter <= data_radar(15 downto 8); elsif rc_fsm = ACTIVE then if ena_show = '1' and onecount = '1' then onecount := '0'; if (radar_delay_counter = 0) then radar_delay_counter <= data_radar(15 downto 8); else radar_delay_counter <= radar_delay_counter -1; end if; elsif ena_show = '0' then onecount := '1'; end if; end if; end if; end process;

Cada vez que la cuenta llega a cero, se genera una señal de fin de cuenta (data_line_sig se pone a '1'),

radar_line_delay_sig <= '1' when radar_delay_counter = "00000000" else '0'; data_line_sig es aprovechado por un segundo proceso para enviar el valor de estado correspondiente hacia los pines del CPLD.

IDLE

hab exp = ‘0’hab exp = ‘1’

ACTIVE

rst radar

26

process(clk_radar) begin if rising_edge(clk_radar) then if rst_radar = '1' then data_out_temp <= (others=>'0'); elsif hab_exp = '0' then data_out_temp<=(others=>'0'); elsif radar_line_delay_sig = '1' and ena_show = '1' and rc_fsm = ACTIVE then data_out_temp <= data_radar(7 downto 0); elsif rc_fsm = IDLE and hab_exp = '1' then data_out_temp<=data_radar(7 downto 0); end if; end if; end process; Process(clk_radar) begin if rising_edge(clk_radar) then data_out <= data_out_temp; end if; end process;

2.2.2.9 Entidad Reset block

Entidad que controla el reset externo y el reset por comando. Establece dos señales de reset: reset_sys y reset_radar. La primera sincronizada con el reloj de comunicaciones, la otra sincronizada con el reloj del radar.

Entradas:

clk_radar Reloj de entrada (Usualmente 60MHz) clk_sys Reloj de comunicación (1.8432MHz) ena Habilitación por comando ext_rst Reset externo.

Salidas:

ACK Reconocimiento de comando recibido hacia la entidad command_detector.

reset_radar Reset para las entidades del controlador. reset_sys Reset para las entidades relacionadas con el reloj

de comunicaciones.

Operación interna:

rst_sys (sincrónico con 1.8432MHz) puede ser controlado directamente por comando o mediante reset externo ocurriendo después de 3 periodos de dicho reloj. rst_radar (sincrónico con clk_radar) es similar a rst_sys pero con 3 períodos de clk_radar.

27

2.3 TARJETAS AUXILIARES

2.3.1 Tarjeta clock driver

2.3.1.1 Descripción detallada de la tarjeta clock driver

La tarjeta clock driver es la encargada de generar varias señales de reloj comunes a todos las demás tarjetas o sistemas que lo requieran. La Figura 19 muestra el diagrama de bloques funcional de la tarjeta, cuya parte principal es el chip MC10H645. El reloj usado como referencia puede ser uno interno ubicado en la misma tarjeta o uno externo provisto vía el panel del Módulo CR. La selección entre uno u otro se realiza mediante un switch ubicado en el panel. A partir del reloj seleccionado, el chip genera nueve relojes similares de los cuales se están usando ocho (Ver Figura 19). Más detalle del funcionamiento de esta tarjeta puede verse en el circuito esquemático de la Figura 20, una foto de la tarjeta en la Figura 21, y detalle de los diagramas de circuito impreso en las Figura 37 y Figura 38. (Ver APÉNDICE 4)

Figura 19 Diagrama de bloques de la tarjeta Clock Driver

28

Figura 20 Diagrama esquemático de la tarjeta Clock Driver

29

Figura 21 Tarjeta Clock Driver

La parte principal de esta tarjeta es el circuito integrado MC10H645FN, que entrega nueve relojes idénticos a partir de un reloj de entrada. La impedancia de carga sugerida en su hoja de datos es de 208 ohmios (24 mA a 5V). Este integrado permite seleccionar entre dos relojes de entrada, para lo cual se ha habilitado un interruptor de selección (SELECT) que escoge entre uno interno tipo cristal ubicado en la misma tarjeta y otro externo. En el caso del reloj externo se acondiciona con un 7400 antes del MC10H645FN.

Se han implementado ocho de las nueve salidas, dos de ellas han sido atenuadas hasta 1 V usando la red resistiva que se muestra en la Figura 23, para las otras salidas se usa la red resistiva de la Figura 22.

La Tabla 8 muestra valores de voltaje medidos a la salida de los relojes atenuados y no atenuados, tanto para cargar de 50 ohmios, como para cargas cercanas a la impedancia sugerida en la hoja técnica del MC10H645FN (La carga empleada para la prueba es de 150 ohmios como se indica en la Tabla 8). La señal obtenida del MC10H645FN es unipolar o positiva.

Figura 22 Salida de reloj No atenuada

30

Figura 23 Salida de reloj atenuada

CARGA[Ohmios] \ VOLTAJEpico-

pico[Voltios] Salida Atenuada Salida No atenuada

150 1,2 3,8 50 0.95 2,8

Tabla 8 Medidas realizadas en relojes de salida

2.3.2 TARJETAS DE DISPLAY

2.3.2.1 DESCRIPCIÓN DETALLADA DE LAS TARJETAS DE DISPLAY

Las tarjetas de display visualizan la cantidad de muestras tomadas por el sistema de adquisición cuando se usa la línea SAMPLE del CR.

Para mostrar la cantidad de muestras en el display, se ha implementado una lógica combinacional/secuencial simple que emplea componentes discretos TTL: 74190 (Contador 4 bits), 74273 (Registro 8 bits) y 7446 (Conversor Binario a BCD) y requiere como entrada las señales L1 y SAMPLE provenientes de la tarjeta de CR. Mientras los contadores llevan la cuenta binaria del número de pulsos en la línea SAMPLE, los registros usan la línea L1 para retener dicha cuenta, que es convertida a formato BCD y mostrada en cuatro DISPLAYs.

La Figura 24 y la Figura 25 muestran el diagrama esquemático y una foto de las tarjetas de display. Los diagramas de circuito impreso son mostrados en las Figura 39, Figura 40, Figura 41 y Figura 42. (Ver APÉNDICE 4).

31

Figura 24 Diagrama esquemático de la tarjeta de display

32

Figura 25 Foto de tarjetas de Display

2.4 ESTABLECIMIENTO Y CARGA DE LOS PULSOS

2.4.1 Pulse Design

2.4.1.1 Comandos del CR

A través de la programación (Click en botón d de la Figura 27), se establece una comunicación entre el CR y el PulseDesign (Comunicación serial RS232). En dicha comunicación el PulseDesign transfiere una secuencia de bytes que corresponden a comandos y datos. Los comandos definen funciones que el CR debe implementar antes de generar los pulsos, como escritura de las memorias y registro de muestreo. Los datos son valores usados por las funciones o comandos que establecen los retardos, estados y cuentas en ciclos de reloj de velocidad de muestreo, entre otros.

A continuación se enumeran los comandos implementados en el CR y se describe la acción de cada uno de ellos, el valor entre paréntesis representa el número en notación decimal que hay que enviar por el puerto serial RS-232 para ejecutar la acción descrita.

• Comando DSB (00).- Deshabilita la generación de pulsos, pero la información de los pulsos permanece en memoria.

• Comando DIVS (22).- Comando para configurar el divisor de reloj externo. Por defecto es 60.

• Comando FEBRA(24).- Se habilita la generación de pulsos.

• Comando OUTM1(40).- Se habilita la escritura de datos de retardo en la memoria.

• Comando OUTM2(48).- Se habilita la escritura de datos de estado en la memoria.

• Comando DH(64).- Comando para establecer el periodo de muestreo.

• Comando DH(67).- Deshabilita la señal de muestreo del controlador de radar. Por defecto se encuentra habilitada.

• Comando DH(69).- Comando empleado para generar una salida de alta frecuencia ajustable. Por defecto no se genera salida de alta frecuencia.

• Comando TXON(72).- Se dispone de un nivel lógico '1' para control tipo 'On'.

33

• Comando TXOFF(88).- Se dispone de un nivel lógico '0' para un control tipo 'Off'.

• Comando DH(89).- Comando empleado para habilitar el sincronismo externo: Sincronismo Joel.

• Comando SWON(104).- Se dispone de un nivel lógico '1' para control tipo 'On'. La combinación 13 del decodificador U4 está activa.

• Comando SWOFF (112).- Se dispone de un nivel lógico '0' para un control tipo 'Off'. La combinación 14 del decodificador U4 está activa.

• Comando RESET(120).- reset de los registros y las cuentas de las entidades del controlador.

En la Tabla 9 se muestra un listado de los bytes que se generan en el Pulse Design y que son cargados en el CR para generar las señales de la Figura 26.

Figura 26 Tren de pulsos generados a partir de la Tabla 9

34

Tabla 9 Configuración que genera el Pulse Design: Archivo *.dat

2.4.1.2 Establecimiento de parámetros

El PulseDesign es un programa amigable que permite al usuario configurar los experimentos fácilmente. En la pantalla principal se aprecian los pulsos programados que dan una idea de cómo se aparecerían en un osciloscopio.

Byte D7 D6 D5 D4 D3 D2 D1 D0 DEC 1 1 1 1 1 1 1 1 1 2552 0 0 1 0 1 0 0 0 403 1 1 1 1 1 1 1 1 2544 0 0 0 0 0 0 0 0 05 1 1 1 1 1 1 0 2546 0 0 0 0 1 0 1 1 117 1 1 1 1 1 1 1 0 2548 0 0 0 0 0 1 1 0 69 1 1 1 1 1 1 1 0 25410 0 0 0 0 0 0 0 0 011 1 1 1 1 1 1 1 0 25412 0 0 0 0 1 1 1 1 1513 1 1 1 1 1 1 1 0 25414 0 0 0 0 1 0 1 1 1115 1 1 1 1 1 1 1 0 25416 1 0 0 1 0 1 1 0 15017 1 1 1 1 1 1 1 0 25418 0 0 0 0 0 0 0 0 019 1 1 1 1 1 1 1 1 25520 0 0 1 1 0 0 0 0 4821 1 1 1 1 1 1 1 0 25422 0 0 0 0 0 0 0 1 123 1 1 1 1 1 1 1 0 25424 0 0 0 0 0 1 1 0 625 1 1 1 1 1 1 1 0 25426 0 0 0 0 0 1 1 0 627 1 1 1 1 1 1 1 0 25428 0 0 0 0 0 0 0 1 129 1 1 1 1 1 1 1 0 25430 0 0 1 0 0 0 0 0 6431 1 1 1 1 1 1 1 0 25432 0 0 1 0 0 0 0 0 6433 1 1 1 1 1 1 1 0 25434 1 0 0 0 0 0 0 0 12835 1 1 1 1 1 1 1 0 25436 0 0 0 0 0 0 0 1 137 1 1 1 1 1 1 1 1 25538 0 1 0 0 0 0 0 0 6439 1 1 1 1 1 1 1 0 25440 0 0 0 0 0 0 0 1 141 1 1 1 1 1 1 1 1 25542 0 0 0 0 1 1 0 0 24

35

Figura 28 Ventana de Parámetros

L1

L2

L3

L4

L5

L6

L7

L8

a b c d e f

Figura 27 Pantalla principal de Programa PulseDesign (L[1..8]: líneas del controlador de radar)

Haciendo clic en el botón a se obtiene la siguiente pantalla.

IPP (L1): tiempo entre pulso y pulso de transmisión. NTx: cantidad de IPPs TxA(L2), TxB(L3): ancho del pulso de transmisión Delay: retraso que se le puede dar a TxB con respecto a TxA. L4, L5, L6: -None: no sale ningún pulso. -Flip: se le ingresa cada cuantos IPPs quiere cambiar de estado (0 o 1) -Code: Se escoge el código y a que pulso se quiere codificar (TxA o TxB) Sampling: Ventanas de adquisición. Se introduce la altura inicial (H0), número de muestras (NSA) y resolución (DH) a la que se quiera adquirir referida a TxA o TxB. Synchro: pulso para sincronizar el sistema de adquisición u otros periféricos Portions Spec: permite poner pulsos en cualquier parte, introduciendo su inicio y final. L7: Ventana de adquisición principal. Clock: reloj que se usa para generar los pulsos del RC (si clock=1MHz =>̣Δh mín =1us). Luego de haber ingresado los parámetros deseados, se hace clic en OK para grabar los parámetros.

Para crear el archivo que se envía al CR se hace clic en el botón b de la ventana principal.

Para programar al controlador se hace clic en el botón d de la ventana principal.

36

Para enviar comandos independientes se usa el botón e de la ventana principal.

2.5 PRUEBAS DE CONTROL DE CALIDAD

Condiciones Generales:

Para la prueba se requieren:

• Controlador de radar.

• Osciloscopio

• Pulsos de alfatest: 150eej+bs, testAll, en la siguiente ruta …/Documentos/Alfatest/pulsos

• Cables de 2m con carga de 300 ohmios.

Las mediciones fueron realizadas usando las líneas 7 y 8 del controlador, llevando la señal al osciloscopio con cables de 2m y carga de 300 al final del mismo. La sección de anexos muestra los pulsos de alfatest y los resultados de las pruebas para diferentes controladores.

2.5.1 AlfaTest 1: Tiempo de respuesta:

Es el tiempo empleado por un canal del equipo en cambiar de estado. Para esta medida el osciloscopio es ajustado a las escales 1V/div, 25ns/div.

Figura 29 Tiempo de subida

37

Figura 30 Tiempo de bajada

En las Figuras 29 y 30 se observa un tiempo de respuesta de 50 nS en subida y 25nS en bajada.

2.5.2 Alfa Test 2: Interferencia entre canales

Se mide el voltaje de interferencia de un canal en el más cercano. Para esta medida el osciloscopio es ajustado a las escalas: 100mV/div y 25ns/div. La interferencia medida es la producida por L7 en L8: ventana sobre sincronismo.

Figura 31 Interferencia producida por el flanco de subida de L7 en L8 con 150eej+bs

38

Figura 32 Interferencia producida por el flanco de bajada de L7 en L8 con 150eej+bs

Figura 33 Interferencia producida por el flanco de subida de L7 en L8 con testAll

39

Figura 34 Interferencia producida por el flanco de bajada de L7 en L8 con testAll

Se observa que la interferencia producida por el flanco de bajada es mayor que la producida por el de subida. (480mV pico-pico).

40

BIBLIOGRAFÍA

Informe Técnico Módulo Controlador de radar: Compilado por Iván Manay.

Description and technical Documentation of 8 Line Radar Controller programmed in VHDL by Bernhard Etzlinger

Reporte de alfatest de los controladores de radar: Alejandro Belleza, Erika Palpa.

41

ANEXOS

APÉNDICE 1 PINOUT MAX9320 PARA CR

Nombre asignados a los pines del CPLD, MAX9320LC84-15

Para tarjetas de 2 memorias DIP: W24512

PIN NOMBRE PIN NOMBRE PIN NOMBRE

1 Reloj Externo 31 L5 58 DIR11

2 DE02 32 L4 59 DIR10

3 DE04 33 L3 62 DIR09

4 DE03 34 L2 63 DIR08

5 A_DAT 35 L1 65 DIR07

7 A_DIG 36 CLK12 66 DIR06

8 DIR03 38 DR02 68 DIR05

9 Q2 39 DR02 69 DIR04

10 A_SELCLK 40 DR04 72 T0

11 A_SYNC 41 DR01 73 DIR02

13 A_RST 44 DR05 74 DIR01

16 Q1 45 DR00 75 DIR00

17 BW3 46 DR06 76 WEE

19 BW2 47 DR07 77 OEE

20 BW1 49 OER 78 DE07

22 SAMP 50 WER 80 DE00

23 L8 51 DIR15 81 DE06

26 L7 52 DIR14 82 DE01

27 L6 53 DIR13 83 DE05

30 TD0 54 DIR12 84 RELOJSER

M2 B(20..27) Estado M1 B(0..7) Retardo

Para tarjetas con memoria SOJ: CY7C1021B

42

PIN NOMBRE PIN NOMBRE PIN NOMBRE

1 A_CLK 31 A_L5 58 DIR08

2 DIR02 32 A_L4 59 DIR09

3 DIR03 33 A_L3 62 DIR11

4 DIR04 34 A_L2 63 DIR10

5 A-DAT 35 A_L1 65 DIR13

7 A-DIG 36 A_CTL 66 DIR12

8 /WE 38 DIR05 68 DIR14

9 RESERVED 39 DIR06 69 DIR15

10 LED_1 40 DIR07 73 DE07

11 A-SYNC 41 /OE 74 DE06

12 RESERVED 44 /BHE 75 DE05

13 A-RST 45 /BLE 76 DE04

16 LED_0 46 DR07 77 DE03

17 LOW_F 47 DR06 78 DE02

19 SW 49 DR05 80 DE01

20 TX 50 DR04 81 DE00

22 A_SAM 51 DR03 82 DIR00

23 A_L8 52 DR02 83 DIR01

26 A_L7 53 DR01 84 C_CLK232

27 A_L6 54 DR00

43

APÉNDICE 2 Pulsos Alfatest

Figura 35 150eej+bs.racp

Figura 36 testAll.racp

44

APÉNDICE 3 Alfatest

Alfatest CR2A-0

Flanco de Subida de la Linea Windows Flanco de Bajada de la Linea Windows

Cross Talk de Windows Flanco de Subida sobre Sincro con experimento de Prueba TestAll

Cross Talk de Windows Flanco de Bajada sobre Sincro con experimento de Prueba TestAll

Cross Talk de Windows Flanco de Subida sobre Sincro con experimento de Prueba 150EEJ

Cross Talk de Windows Flanco de Bajada sobre Sincro con experimento de Prueba 150EEJ

45

Alfatest CR2C-0






46

Alfatest CR 1B-1(Modificado)






47

CR 1B-1U (2nd)






48

APÉNDICE 4 Diagramas de Circuito Impreso

Tarjeta Clock Driver

Figura 37 Diagrama de circuito impreso del clock driver: Cara de Soldadura

Figura 38 Diagrama de circuito impreso del clock driver: Cara de Componentes

49

Tarjeta Display

Figura 39 Diagrama de circuito impreso de la tarjeta 1 de display : Cara de soldadura

Figura 40 Diagrama de circuito impreso de la tarjeta 1 de display : Cara de componentes

50

Figura 41 Diagrama de circuito impreso de la tarjeta 2 de display : Cara de soldadura

Figura 42 Diagrama de circuito impreso de la tarjeta 2 de display : Cara de componentes

51

Tarjeta Controlador de radar

Figura 43 Diagrama de circuito impreso del CR : Cara de soldadura

52

Figura 44 Diagrama de circuito impreso del CR: Cara de componentes

53

APÉNDICE 5 Diagramas de Interconexión del Módulo CR

Figura 45 Diagrama de conexiones del sistema

54

APÉNDICE 6 Paneles del controlador de radar

Figura 46 Panel Frontal CR8

Figura 47 Panel Posterior CR8

55

APÉNDICE 7 LISTA DE COMPONENTES

TARJETA CONTROLADOR DE RADAR

Item Cantidad Componente 1 1 Molex grande de 2 pines para PCB

2 1 Condensadores de 360pF, 5-50V

3 16 Condensadores SM de 100nF size:1206

4 2 Condensadores Electrolíticos de 10uF,5-50V

5 16 Condensadores mica 68pF, 5-50V

6 2 Condensadores Electrolíticos de 220uF, 5-50V

7 5 Condensadores mica 15pF, 5-50V

8 1 Condensador de 200pF,5-50V

9 1 Condensador Tantalio 1nF, 5-50V

10 3 Conectores SMA PCB 90º

11 21 Diodos Schoktty SM BAT42W

12 2 Diodos Rectificadores 1N4004

13 1 Diodo Switch 1N4148

14 1 Fusible de 0.75A

15 3 Header 10 Pines (2x5) PCB MALE con cubierta

16 3 IC 74ACT541

17 1 IC 74F541

18 1 IC 75189

19 1 IC EPM9320LC84-15 de Altera

20 2 IC SRAM CY7C1021B

21 1 Juego de Portafusible PCB (2 Clips)

22 1 Header de 50 Pines (2x25) PCB MALE con Cubierta

23 2 Molex pequeño de 2 Pines



26 1 Oscilador 1,8432MHz, Full can

27 1 Resistencias de 39 Ohm, 1/4W






33 4 Resistencias de 1K, 1/4W



56



38 1 Socket 14 pines para oscilador Full Can

39 1 Soquetts DIP de 20 pines x 0.300"

40 21 Transistores 2N2369, TO-18

TARJETA CLOCK DRIVER

Item Cantidad Componente

1 1 Bornera PCB de 3 Pines

2 1 Condensadores de 33pF

3 1 Condensador de Tantalum radial de 100nF

4 14 Condensadores SM de 100nF

5 2 Condensador Tantalium 10uF, 16V, SM

6 1 Bornera PCB de 2 Pines

7 1 Conector SMA para PCB 90º

8 5 Conector BNC para PCB 90°

9 10 Diodo Schoktty BAT42

10 1 IC MC10H645

11 1 Oscilador DIP o SMD de 60MHz



14 9 Resistencias de 10K Ohm, 1/4W




18 1 7400

TARJETAS DE DISPLAY

Item Cantidad Componente 1 2 Condensador tantalum, radial,100nF, 5-50V

2 4 Displays de 7 Segmentos Anodo Común : HP 5082-7651

3 1 Header 10 Pines (2x5) PCB MALE con cubierta

4 1 Header 20 Pines (2x10) PCB MALE sin cubierta

5 1 Header 20 Pines (2x10) PCB FEMALE sin cubierta

6 1 IC 74LS00

7 4 IC 74LS46 ó 74LS47

8 4 IC 74LS190

9 2 IC 74LS273

10 1 Molex Pequeño de 2 Pines

11 28 Resistencia de 360 Ohm, 1/4W

57

12 1 Resistencia de 1K 1/4W

13 8 Sockets DIP de 16 pines x 0.300"



MONTAJE MÓDULO CR

Item Cantidad Componente 1 1 Caja metálica 19x13x3.5 pulgadas

2 1 Filtro AC de panel

3 1 Portafusible de panel

4 1 Fusible 1A250V

5 1 Switch power panel

6 1 Fuente switching Condor 5V@8A, 3,3V@5A, 12V@4A

7 4 Filtro pasabajo EMI 3nF

8 4 Ventilador [email protected]

9 1 Tarjeta controlador de radar, 2 caras, agujeros metalizados

10 2 Tarjeta display, dos caras, agujeros metalizados

11 1 Tarjeta clock driver, dos caras, agujeros metalizados

12 2 Niple BNC, hembra-hembra, para montaje en panel

13 20 Conector BNC, hembra-punto de soldadura, para montaje en panel

14 2 Conector BNC para cable RG-174

15 4 Conectores SMA 90º para cable RG-174

16 1 Rollo cable RG-174(100 pies)

17 1 Cable de programación ByteBlaster

18 1 Cable flat, Header hembra 5x2- Conector DB9, 30cm

19 1 Cable flat, Header hembra 5x2- Header hembra 5x2, 30cm

20 3 Slide Switch de dos posiciones

21 4 Leds

22 1 Switch pulsador de dos pines (Normalmente abierto)

23 1 Cable FLAT 50 hilos, 1m

24 20 Espaciador 1/4", tamaño tornillo 4-40

25 20 Tornillo hilo 4-40, 1/2"

26 10 Espaciador 1/2", tamaño tornillo 4-40


28 40 Tuercas para tornillo 4-40



31 20 Tornillo avellanado hilo 6-32, 1/2"

32 10 Tornillo avellanado hilo 10-32, 1/2"

58

PROGRAMADOR BYTEBLASTER

Item Cantidad Componente 1 1 Tarjeta ByteBlaster

2 4 IC 74LS244

3 5 Resistencias 33 ohmios, 1/4W

4 1 Conector DB25 macho con capucha

5 1 Cable Flat 10 hilos, 40 cm

6 1 Header hembra para cable Flat, 5x2

Documents

INFORME TÉCNICO - jro.igp.gob.pejro.igp.gob.pe/publications/tecnical_reports/2009/EI_200903.pdf · El Controlador de Radar (CR) descrito en el presente informe agrupó la lógica