6547951 Eletronica Digital

PUCRS – Faculdade de Engenharia Elétrica – Departamento de Engenharia Elétrica

Eletrônica Digital Cap. Ipor F.C.C. De Castro

1

Capítulo IPortas Lógicas Básicas

1 IntroduçãoEm qualquer sistema digital1 a unidade básica construtiva é o elementodenominado Porta Lógica. Este capítulo descreve as portas lógicas usuais,seu uso e funcionalidade.Portas lógicas são encontradas desde o nível de integração em larga escala(circuitos integrados de processadores pentium, por exemplo) até o nível deintegração existente em circuitos integrados digitais mais simples (famílias decircuitos integrados TTL e CMOS por exemplo).Passamos a descrever, então, o conjunto básico de portas lógicas utilizadasem Eletrônica Digital bem como a forma em que são comercialmentedisponíveis.

2 A Porta AND

Figura 1: Símbolo gráfico de uma porta lógica AND de 2 entradas ( A e B ).

Figura 2: Diagrama de pinos de um circuito integrado (CI) disponívelcomercialmente (TTL – 7408) , contendo 4 portas AND. Para a família de CIsTTL, a alimentação é VVcc 5=+ .

1 Por exemplo, o sistema digital que controla as ações a serem executadas pormotores e acionadores de um conjunto de elevadores, o controlador de umprocesso industrial, o microprocessador de um computador, etc...



2

A B Y0 0 00 1 01 0 01 1 1

Tabela 1: Tabela verdade de uma porta lógica AND de 2 entradas.

Observações:

(I) Em lógica digital o valor lógico 0 significa FALSO (F) e normalmente érepresentado por um nível de tensão V 0 , isto é, um nível baixo detensão – LOW (L).

(II) O valor lógico 1 significa VERDADEIRO (V) e normalmente érepresentado por um nível de tensão Vcc+ , isto é, um nível alto detensão – HIGH (H).

⇒⇒⇒⇒ Assim, no contexto das observações (I) e (II) é possível concluir que atabela verdade de uma porta AND de 2 entradas (Tabela 1) pode ter asseguintes representações alternativas:

A B YF F FF V FV F FV V V

Tabela 2: Representação alternativa da tabela verdade de uma porta lógicaAND de 2 entradas.

A B YV 0 V 0 V 0V 0 Vcc+ V 0Vcc+ V 0 V 0Vcc+ Vcc+ Vcc+

Tabela 3: Representação alternativa da tabela verdade de uma porta lógicaAND de 2 entradas assumindo que o valor de tensão Vcc+ representeVERDADEIRO (V) e que o valor de tensão V 0 represente FALSO (F).



3

A B YL L LL H LH L LH H H

Tabela 4: Representação alternativa da tabela verdade de uma porta lógicaAND de 2 entradas.

⇒⇒⇒⇒ Supondo que sejam aplicados dois trens de pulsos retangulares de tensãonas entradas A e B de uma porta lógica, o gráfico no tempo do sinal obtidona saída Y denomina-se Diagrama de Tempo:

Figura 3: Exemplo do diagrama de tempo que seria observado na tela de umosciloscópio para uma porta lógica AND de 2 entradas (TTL – 7408 – verFigura 2). Note que os níveis de tensão ao longo do tempo obedecem a Tabela3.

⇒⇒⇒⇒ Na prática, o valores V e F da tabela verdade de uma porta lógicarepresentam a ocorrência de eventos que devem resultar combinados na saídaY de acordo com uma lei de formação que atenda um determinado problemaa ser resolvido.

⇒⇒⇒⇒ Por exemplo, a Tabela 2 poderia representar a situação em quequeremos controlar o motor que abre e fecha a porta de um elevador(controlado pela saída Y de uma porta AND) em função de o elevador estarparado no andar em questão (sensor que aplica uma tensão Vcc+ à entradaA da porta AND quando esta situação ocorre) e em função de o usuário do

elevador ter apertado o botão de abertura de porta (sensor que aplica umatensão Vcc+ à entrada B da porta AND quando esta situação ocorre):



4

A (elevadorparado no andar)

B (botão deabertura de porta

pressionado)

Y (abre aporta doelevador)

F F FF V FV F FV V V

Tabela 5: Exemplo de aplicação simples de uma porta AND de 2 entradas naabertura/fechamento da porta de um elevador.

3 A Porta OR

Figura 4: Símbolo gráfico de uma porta lógica OR de 2 entradas ( A e B ).

Figura 5: Diagrama de pinos de um circuito integrado (CI) disponívelcomercialmente (TTL – 7432) , contendo 4 portas OR.

A B Y0 0 00 1 11 0 11 1 1

Tabela 6: Tabela verdade de uma porta lógica OR de 2 entradas.

⇒⇒⇒⇒ São válidas todas as conclusões resultantes das observações (I) e (II) parauma porta AND no que diz respeito à tabela verdade de uma porta OR.



5

Figura 6: Exemplo do diagrama de tempo que seria observado na tela de umosciloscópio para uma porta lógica OR de 2 entradas (TTL – 7432 – ver Figura5).

4 A Porta XOR

Figura 7: Símbolo gráfico de uma porta lógica XOR de 2 entradas ( A e B ).

A B Y0 0 00 1 11 0 11 1 0

Tabela 7: Tabela verdade de uma porta lógica XOR de 2 entradas.

⇒⇒⇒⇒ São válidas todas as conclusões resultantes das observações (I) e (II) parauma porta AND no que diz respeito à tabela verdade de uma porta XOR.

5 A Porta NOT

Figura 8: Símbolo gráfico de uma porta lógica NOT.

A Y0 11 0

Tabela 8: Tabela verdade de uma porta lógica NOT.



6

Figura 9: Diagrama de pinos de um circuito integrado (CI) disponívelcomercialmente (TTL – 7404) , contendo 6 portas NOT.

⇒⇒⇒⇒ São válidas todas as conclusões resultantes das observações (I) e (II) parauma porta AND no que diz respeito à tabela verdade de uma porta NOT.

Figura 10: Exemplo de diagramas de tempo que seriam observados na tela deum osciloscópio para uma porta lógica NOT (TTL – 7404 – ver Figura 9).

6 A Porta NAND

• Uma porta NAND é equivalente a uma porta AND seguida de uma portaNOT:

Figura 11: Símbolo gráfico de uma porta lógica NAND de 2 entradas ( A e B ).

A B Y0 0 10 1 11 0 11 1 0

Tabela 9: Tabela verdade de uma porta lógica NAND de 2 entradas.



7

⇒⇒⇒⇒ São válidas todas as conclusões resultantes das observações (I) e (II) parauma porta AND no que diz respeito à tabela verdade de uma porta NAND.

7 A Porta NOR

• Uma porta NOR é equivalente a uma porta OR seguida de uma porta NOT:

Figura 12: Símbolo gráfico de uma porta lógica NOR de 2 entradas ( A e B ).

A B Y0 0 10 1 01 0 01 1 0

Tabela 10: Tabela verdade de uma porta lógica NOR de 2 entradas.

⇒⇒⇒⇒ São válidas todas as conclusões resultantes das observações (I) e (II) parauma porta AND no que diz respeito à tabela verdade de uma porta NOR.

8 A Porta XNOR

Figura 13: Símbolo gráfico de uma porta lógica XNOR de 2 entradas ( A e B ).

A B Y0 0 10 1 01 0 01 1 1

Tabela 11: Tabela verdade de uma porta lógica XNOR de 2 entradas.

⇒⇒⇒⇒ São válidas todas as conclusões resultantes das observações (I) e (II) parauma porta AND no que diz respeito à tabela verdade de uma porta XNOR.



8

9 Portas Lógicas com Múltiplas Entradas

Figura 14: Símbolo gráfico de uma porta lógica AND de (a) 2 entradas , (b) 3entradas, (c) 4 entradas, (d) 12 entradas.

Figura 15: Símbolo gráfico de uma porta lógica OR de (a) 2 entradas , (b) 3entradas, (c) 4 entradas, (d) 12 entradas.

10 Portas Lógicas Disponíveis Comercialmente

Função daPorta

CI c/ 4 Portasde 2 Entradas



CI c/ 1 Portade 8 Entradas

NAND 7400 7410 7420 7430NOR 7402 7427 7425AND 7408 7411 7421OR 7432

Tabela 12: Portas lógicas da família TTL disponíveis comercialmente em formade circuito integrado (CI).



9

11 Interligação de Portas Lógicas

Figura 16: Exemplo de combinação de uma porta lógica NOR de duasentradas com uma porta NAND de duas entradas formando uma FunçãoLógica de 3 variáveis ( A , B e C ).

A B C Y0 0 0 10 0 1 00 1 0 10 1 1 11 0 0 11 0 1 11 1 0 11 1 1 1

Tabela 13: Tabela verdade da Função Lógica de 3 variáveis implementadapela combinação de portas da Figura 16.



10

12 Equação Booleana de Funções Lógicas

• Para facilitar o tratamento analítico das diversas funções lógicas possíveis deserem implementadas através de portas lógicas utiliza-se a representação dafunção lógica através de Equações Booleanas.

Função LógicaBásica

Símbolo Gráfico da Porta Equação Booleana

AND BAY ⋅=

OR BAY +=

XOR BAY ⊕=

NOT AY =

NAND BAY ⋅=

NOR BAY +=

XNOR BAY ⊕=


Eletrônica Digital Cap. IIpor F.C.C. De Castro

1

Capítulo IIÁlgebra Booleana e Minimização Lógica

1 IntroduçãoVimos no Capítulo I que a unidade básica construtiva de um sistema digital é aPorta Lógica e que Funções Lógicas com diversas variáveis de entradapodem ser obtidas mediante a interligação de portas lógicas básicas. Aliás, aprópria porta lógica básica (NAND, NOR, XOR, etc...) executa uma funçãológica elementar.Vimos também no final do Capítulo I que para facilitar o tratamento analíticodas diversas funções lógicas possíveis de serem implementadas através dainterligação entre portas, utiliza-se a representação da função lógica atravésde Equações Booleanas, conforme mostra a Tabela I a seguir:

Função LógicaBásica

Símbolo Gráfico da Porta Equação Booleana

AND BAY ⋅=

OR BAY +=

XOR BAY ⊕=

NOT AY =

NAND BAY ⋅=

NOR BAY +=

XNOR BAY ⊕=

Tabela 1: Equações Booleanas básicas correspondentes às Funções LógicasBásicas.



2

Este capítulo descreve o método algébrico para análise e projeto de circuitosdigitais que utilizam portas lógicas. As operações algébricas elementares dométodo algébrico Booleano consiste nas Equações Booleanas mostradas naTabela I.Veremos que:

•••• Não importando o número de variáveis de entrada, a quantidade e os tiposde portas lógicas interligadas necessárias para que se obtenha uma funçãológica desejada na saída Y ,

•••• Não importando o número de variáveis de entrada da tabela verdade quedescreve uma função lógica ( )!,,BAfY =

⇒⇒⇒⇒ Sempre poderemos escrever uma equação algébrica Booleana quepoderá ser simplificada e/ou otimizada através do uso dos Teoremas ePostulados Booleanos.

2 Teoremas e Postulados BooleanosA Álgebra Booleana possui as mesmas propriedades da Álgebra Linearordinária, se considerarmos:

•••• a operação lógica básica BA AND como a multiplicação BA ⋅ (ou AB )

•••• a operação BA OR como a soma BA+

Propriedade Comutativa: BAAB =

ABBA +=+

Propriedade Associativa: ( ) ( )CABBCA =

( ) ( ) CBACBA ++=++

Propriedade Distributiva: ( ) ACABCBA +=+

Tabela 2: Propriedades da Álgebra Booleana.



3

P1 0 se 1 ≠= AA P6 000 =+

P2 1 se 0 ≠= AA P7 001 =⋅

P3 000 =⋅ P8 110 =+

P4 111 =+ P9 10 =

P5 111 =⋅ P10 01 =Tabela 3: Postulados da Álgebra Booleana.

T1 AA =+ 0 T8 ( ) AA =

T2 AA =⋅1 T9 1=+ AA

T3 11 =+A T10 0=⋅ AA

T4 00 =⋅A T11 !! ⋅⋅⋅=+++ CBACBA

(Teorema I de Morgan)

T5 AAA =+ T12 !! +++=⋅⋅⋅ CBACBA

(Teorema II de Morgan)

T6 AAA =⋅ T13 ( ) ( ) ABAABABAA =+=+=+ 1

T7 ( ) AA = T14 ( ) ABAAABA =+=+

Tabela 4: Teoremas da Álgebra Booleana.



4

Exemplo 1:

Determinar a expressão (equação) Booleana que representa a Tabela Verdadeabaixo. Simplifique e otimize a expressão utilizando os resultados das Tabelas2, 3 e 4. Desenhe a interligação de portas básicas que implementa esta TabelaVerdade.

A B C Y0 0 0 00 0 1 10 1 0 00 1 1 11 0 0 01 0 1 01 1 0 11 1 1 0

Tabela 5: Tabela verdade de uma função lógica hipotética de 3 variáveis.

Solução:

CABBCACBAY ++=

( )CACABCBAY ++=

Mas a função lógica XOR com duas variáveis A e C tem a seguinte TabelaVerdade/Expressão Booleana:

A C CACACAY +=⊕=0 0 00 1 11 0 11 1 0

Logo,

( )CABCBAY ⊕+=

Utilizando o T11 da Tabela 4 obtemos a seguinte Expressão Booleanasimplificada:

( ) ( )CABCBAY ⊕++=

Que resulta no seguinte circuito lógico:



5

Figura 1: Interligação de portas básicas que implementa a Tabela Verdade daTabela 5.

3 Mapas de Karnaugh

⇒⇒⇒⇒ Um Mapa de Karnaugh (Mapa K) é a representação das linhas de umaTabela Verdade em forma de quadrículos adjacentes.

⇒⇒⇒⇒ Dois quadrículos adjacentes verticalmente ou horizontalmente em ummapa K correspondem à duas linhas da Tabela Verdade tal que apenas umavariável tenha seu valor lógico alterado de um quadrículo para o outro. Istopermite que a Propriedade Distributiva da Tabela 2 em conjunto com o teoremaT9 da Tabela 4 leve à eliminação de uma variável.

⇒⇒⇒⇒ A simplificação lógica obtida com um Mapa K segue os seguintesprincípios:(I) Seleciona-se uma combinação de quadrículos tal que inclua todos os

quadrículos pelo menos uma vez, sendo o número de quadrículosselecionados uma potência inteira de 2. Ou seja, um quadrículo podeaparecer em mais de uma combinação.

(II) As combinações devem ser selecionadas objetivando incluir o maiornúmero de quadrículos por combinação, utilizando para tanto o menornúmero possível de combinações.



6

Exemplo 2:Simplifique a Expressão Booleana resultante da Tabela Verdade abaixo.

A B C Y0 0 0 10 0 1 10 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

Solução:

Figura 2

ABCBAY ++=



7


A B C D Y0 0 0 0 10 0 0 1 10 0 1 0 00 0 1 1 10 1 0 0 00 1 0 1 10 1 1 0 10 1 1 1 11 0 0 0 11 0 0 1 11 0 1 0 01 0 1 1 11 1 0 0 01 1 0 1 11 1 1 0 01 1 1 1 1

Solução:

Figura 3

CBDBCAY ++=



8


A B C D Y0 0 0 0 00 0 0 1 00 0 1 0 00 0 1 1 00 1 0 0 10 1 0 1 10 1 1 0 00 1 1 1 01 0 0 0 01 0 0 1 01 0 1 0 01 0 1 1 01 1 0 0 11 1 0 1 11 1 1 0 01 1 1 1 0

Solução:

Figura 4

CBY =



9


A B C D Y0 0 0 0 10 0 0 1 00 0 1 0 10 0 1 1 00 1 0 0 00 1 0 1 00 1 1 0 00 1 1 1 01 0 0 0 11 0 0 1 01 0 1 0 11 0 1 1 01 1 0 0 01 1 0 1 01 1 1 0 01 1 1 1 0

Solução:

Figura 5

DBY =



10


A B C D Y0 0 0 0 00 0 0 1 00 0 1 0 00 0 1 1 00 1 0 0 10 1 0 1 10 1 1 0 10 1 1 1 11 0 0 0 01 0 0 1 01 0 1 0 01 0 1 1 01 1 0 0 01 1 0 1 01 1 1 0 01 1 1 1 0

Solução:

Figura 6

BAY =



11


A B C D Y0 0 0 0 00 0 0 1 10 0 1 0 00 0 1 1 10 1 0 0 00 1 0 1 00 1 1 0 00 1 1 1 01 0 0 0 01 0 0 1 11 0 1 0 01 0 1 1 11 1 0 0 01 1 0 1 01 1 1 0 01 1 1 1 0

Solução:

Figura 7

DBY =



12


A B C D Y0 0 0 0 10 0 0 1 10 0 1 0 00 0 1 1 00 1 0 0 10 1 0 1 10 1 1 0 00 1 1 1 01 0 0 0 11 0 0 1 11 0 1 0 01 0 1 1 01 1 0 0 11 1 0 1 11 1 1 0 01 1 1 1 0

Solução:

Figura 8

CY =



13


A B C D Y0 0 0 0 10 0 0 1 10 0 1 0 10 0 1 1 10 1 0 0 00 1 0 1 00 1 1 0 00 1 1 1 01 0 0 0 11 0 0 1 11 0 1 0 11 0 1 1 11 1 0 0 01 1 0 1 01 1 1 0 01 1 1 1 0

Solução:

Figura 9

BY =



14

3.1 Método de uso dos Mapas de Karnaugh

•••• Para efeito de sistematizar o uso de um Mapa K na minimização lógica,sugere-se adotar o seguinte procedimento:(I) Assinalar inicialmente apenas os quadrículos que não podem ser

combinados com nenhum outro.(II) Identificar os quadrículos que podem ser combinados com um único

outro quadrículo somente de uma maneira. Assinalar estascombinações de dois quadrículos por combinação. Quadrículos quepodem ser combinados em grupos de dois de mais de uma maneirasão deixados temporariamente de lado.

(III) Identificar quadrículos que podem ser combinados com três outrosquadrículos somente de uma maneira. Assinalar estas combinaçõesde quatro quadrículos por combinação. Quadrículos que podem sercombinados em grupos de quatro de mais de uma maneira sãodeixados temporariamente de lado.

(IV) Identificar quadrículos que podem ser combinados com sete outrosquadrículos somente de uma maneira. Assinalar estas combinaçõesde oito quadrículos por combinação. Quadrículos que podem sercombinados em grupos de oito de mais de uma maneira sãodeixados temporariamente de lado.

(V) Repetir o processo para grupos de 16,32, etc...(VI) Se, uma vez encerrado o processo acima, ainda restarem quadrículos

não incluídos em agrupamentos, estes quadrículos podem sercombinados uns com os outros ou com quadrículos já incluídos emoutros agrupamentos (se houver adjacência e o agrupamentoresultante contiver uma potência inteira de 2).

(VII) É importante relembrar que o objetivo é obter o menor número deagrupamentos possível, cada agrupamento contendo o maiornúmero possível de quadrículas que resulte em uma potênciainteira de 2.



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⇒⇒⇒⇒ As Figuras 10, 11, 12 e 13 mostram a aplicação do método em umexemplo específico:

Figura 10: Mapa de Karnaugh para a função lógica descrita porDCBADABCABCDDCABDBCABCDADCBADCBACDBADCBAY +++++++++=

Etapa (I) do método para sistematização do uso de mapas K.


Etapa (II) do método para sistematização do uso de mapas K.



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Etapa (III) do método para sistematização do uso de mapas K.


Mapa K completo. A função lógica minimizada resulta emBCDBBACDADCADCBAY +++++= .



17

3.2 Mapas de Karnaugh para 5 Variáveis

•••• Suponhamos que queiramos minimizar a função lógica( )EDCBAY ,,,,f1 = definida por:

EDCABEDCABEABCDECDBACDEBA

EDCBAEDCBAEDCBAEDCBAEDCBAEBCDA

EDBCAEDBCAECDBACDEBAEDCBAEDCBAY

++++

++++++

++++++=1

⇒⇒⇒⇒ O Mapa K para ( )EDCBAY ,,,,f1 = é:

Figura 14: Mapa de Karnaugh para a função lógica ( )EDCBAY ,,,,f1 = .



18

Figura 15: Adjacências entre quadrículos no Mapa de Karnaugh para a funçãológica ( )EDCBAY ,,,,f1 = dada, caracterizadas sob um ponto de vista

tridimensional. O termo resultante para o agrupamento amarelo é ED , para oagrupamento laranja é CEB , para o agrupamento magenta é DBA , e para oagrupamento cinza (superposto ao magenta para 0=A ) é EDCB . Portanto,a função lógica minimizada resulta em EDCBDBACEBEDY +++=1 .

•••• Suponhamos agora que queiramos minimizar a função lógica( )EDCBAY ,,,,f2 = definida por:

CDEBAABCDEEDABCEDCBAEDCBABCDEA

EDBCAEDCBAEDCBAEDBCAEDCBAEDCBAY+++++

++++++=2



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Figura 16: Adjacências entre quadrículos no Mapa de Karnaugh para a funçãológica ( )EDCBAY ,,,,f2 = dada, caracterizadas sob um ponto de vistabidimensional. A função lógica minimizada resulta em

DCBBCEEDAACDEY +++=2 .

3.3 Mapas de Karnaugh para 6 Variáveis

•••• Suponhamos que queiramos minimizar a função lógica( )FEDCBAY ,,,,,f3 = definida por:

FEABCDDEFCAB

FEDCABFEDCBAFEBCDAFEDCBAFEDCBAY

+

+++++=3.

⇒⇒⇒⇒ O Mapa K para ( )FEDCBAY ,,,,,f3 = é:



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Figura 17: Adjacências entre quadrículos no Mapa de Karnaugh para a funçãológica ( )FEDCBAY ,,,,,f3 = dada, caracterizadas sob um ponto de vistabidimensional. A função lógica minimizada resulta em

DFCABFEBDFEDCY ++=3 .



21

4 Funções Incompletamente Especificadas (don’t care condition)

•••• Vamos supor que um determinado processo industrial a ser controlado porum circuito lógico tenha uma variável Y representada por:

A B C D Y0 0 0 0 00 0 0 1 00 0 1 0 00 0 1 1 00 1 0 0 10 1 0 1 10 1 1 0 10 1 1 1 X1 0 0 0 11 0 0 1 11 0 1 0 X1 0 1 1 X1 1 0 0 01 1 0 1 01 1 1 0 X1 1 1 1 X

Tabela 6: Tabela verdade de ( )DCBAY ,,,f= .

⇒⇒⇒⇒ O valor “X” atribuído à saída Y em determinadas linhas da TabelaVerdade significa que, para os específicos valores lógicos das variáveisA , B ,C e D nestas linhas, o valor lógico da saída Y é irrelevante para o

processo controlado (don’t care).

⇒⇒⇒⇒ O mapa K resultante é

Figura 17: Mapa K para a Tabela 6.



22

⇒⇒⇒⇒ Mas, uma vez que os quadrículos contendo X representam situaçõesirrelevantes ao processo industrial, podemos atribuir a cada X um valor lógicoconveniente no contexto de minimização lógica de forma a nos permitir agruparo maior número possível de quadrículos gerando o menor número possível deagrupamentos:

Figura 18: Mapa K para a Tabela 6 com os valores lógicos dos Xs atribuídosobjetivando a minimização da função lógica resultante. A função lógicaminimizada resulta em BABABAY ⊕=+= .

5 Distância de Hamming

•••• As linhas de uma Tabela Verdade formam Palavras Binárias formadas portantos bits (bit: binary unit) quantos sejam o número de variáveis da funçãológica descrita pela tabela. Por exemplo, as linhas nas 4 primeiras colunas daTabela 6 formam palavras binárias de 4 bits.

•••• Em muitas situações práticas de controle digital de processos industriais taispalavras binárias constituem Instruções de Comando que devem serenviadas por longas distâncias através de um Canal de Transmissão (cabocoaxial, fibra ótica, etc...) antes de chegarem ao destino onde a instruçãodesencadeará uma ação específica no processo controlado. A Tabela 7 mostraum possível exemplo com 4 instruções de comando cada uma delas definidapor uma palavra binária de 5 bits:



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Palavra-Código binária (Instrução deComando) enviada remotamente

Ação efetuada no Ponto de Destino

[ ]00000 Abre comporta da represa

[ ]11010 Fecha comporta da represa

[ ]10101 Liga motor da bomba de dreno

[ ]01111 Desliga motor da bomba de dreno

Tabela 7: Exemplo de processo remotamente controlado. O conjunto deinstruções de comando é formado por 4 instruções cada uma delas definida poruma palavra binária de 5 bits.

•••• Sempre que palavras binárias são enviadas através de um Canal deTransmissão estas ficam sujeitas a algum tipo de Interferência (ruído aleatório,interferência de outras fontes de energia, interferência intersimbólica, etc...).

⇒⇒⇒⇒ Portanto, devido à interferência sofrida no canal de transmissão, asInstruções de Comando de um processo remotamente controlado podemchegar ao ponto de destino com alguns de seus bits tendo seu valor lógicoinvertido. Isto constitui um Erro de Transmissão que deve ser corrigido.

•••• Uma técnica de correção de erros de transmissão é a denominada FEC(Forward Error Correction). Em palavras simples, quando uma palavra bináriachega ao seu destino ela é comparada com uma tabela contendo todas aspossíveis Instruções de Comando de um processo, denominada Tabela deDecodificação.

•••• A comparação é efetuada com base na Distância de Hamming entre apalavra binária recebida e aquelas contidas na Tabela de Decodificação. ADistância de Hamming entre duas palavras binárias é a contagem dos bitscom valores lógicos complementares em posições correspondentes nas duaspalavras.



24

•••• Por exemplo, suponhamos que para o processo remotamente controlado daTabela 7, seja enviada em determinado instante a instrução [ ]11010(fecha comporta da represa) e que, por ação de interferência no canal detransmissão, seja recebido no ponto de destino a palavra binária errada[ ]10010 ( erro no segundo bit da direita para a esquerda).

⇒⇒⇒⇒ O decodificador FEC no ponto de destino calcula as Distâncias deHamming entre a palavra recebida e todas as possíveis instruções válidas(Tabela de Decodificação):

Palavra-Código binária (Instrução deComando) enviada remotamente

Distância de Hamming daPalavra-Código recebida

[ ]10010 :

[ ]00000 2

[ ]11010 1

[ ]10101 3

[ ]01111 4

Tabela 8: Distâncias de Hamming entre a palavra [ ]10010 e todas aspossíveis instruções válidas (Tabela de Decodificação).

⇒⇒⇒⇒ A seguir, o decodificador FEC no ponto de destino faz a seguinteinferência: A instrução originalmente transmitida é aquela que resulta na menorDistância de Hamming da palavra recebida sob erro (instrução que é “maisparecida” com a palavra recebida).

⇒⇒⇒⇒ Portanto, da Tabela 8, o decodicador FEC infere que a instruçãooriginalmente transmitida foi [ ]11010 (menor Distância de Hammingentre as 4 obtidas). Note que o decodificador efetuou uma inferência correta,porque a palavra originalmente transmitida é efetivamente a palavra inferida.

⇒⇒⇒⇒ Observe que se tivesse sido recebida uma palavra binária com mais deum bit em erro, o decodificador FEC deste exemplo não teria capacidade decorrigir os erros múltiplos. Portanto, surge a questão: Qual é o fator quedetermina a capacidade de um decodificador FEC corrigir erros múltiplos ?



25

⇒⇒⇒⇒ O fator que rege a Capacidade de Correção de Erro de um decodificadorFEC é a Distância de Hamming entre as palavras binárias do conjunto deinstruções.

⇒⇒⇒⇒ Quanto maior for a Mínima Distância de Hamming obtida entre todasas palavras binárias do conjunto de instruções, maior será a capacidadede correção do decodificador FEC. Demonstra-se que o número de errossimultâneos t que um decodificador FEC é capaz de corrigir dado por

21−= mindt (1)

onde mind representa a Mínima Distância de Hamming obtida entre todas as

palavras binárias do conjunto de instruções e ⋅ é o operador que resulta nomenor inteiro mais próximo do argumento.

⇒⇒⇒⇒ No exemplo da Tabela 7, 3=mind resultando 1=t , o que significa que odecodificador FEC consegue corrigir no máximo um bit recebido em erro. Paraaumentar a capacidade de correção teríamos que utilizar instruçõesrepresentadas por palavras binárias com um número maior do que 5 bits, demodo a aumentar a Mínima Distância de Hamming entre elas.


Eletrônica Digital Cap. IIIpor F.C.C. De Castro

1

Capítulo IIICircuitos Digitais Combinacionais

1 IntroduçãoVimos no Capítulo II que uma desejada função lógica pode ser implementadamediante a combinação de portas lógicas. Esta combinação de portas lógicasobjetivando atender um mapeamento ( )!,, BAfY = é denominada deCircuito Digital. Neste Capítulo estudaremos circuitos digitais que visamsolucionar problemas específicos e comuns em Eletrônica Digital.

2 Decodificadores para Display de 7 Segmentos

•••• Um display de 7 segmentos mostra ao usuário de um sistema digital umalgarismo decimal de 0 a 9, conforme mostram as Figuras 1, 2 e 3.

Figura 1: Formato de um display de 7 segmentos mostrando a localização dossegmentos a, b, c, d, e, f, g.

Figura 2: Algarismos decimais possíveis de serem formados mediante oacionamento combinado dos segmentos a, b, c, d, e, f, g.



2

Figura 3: Acionamento dos segmentos a, b, c, d, e, f, g. Cada segmento é umLED (Light Emitter Diode), que emite luz quando o diodo é percorrido poruma corrente direta ( mA 1 a mA 50 ). (a) display de anodo comum. (b)display de catodo comum.

•••• Um display de 7 segmentos alternativo é o denominado LCD (LiquidCrystal Display), largamente utilizado em relógios digitais de pulso. A Figura4 mostra a técnica de acionamento dos segmentos a, b, c, d, e, f, g de um LCD.



3

Figura 4: Acionamento dos segmentos a, b, c, d, e, f, g de um LCD. Umsegmento é acionado por uma onda quadrada com freqüência entre 30 a 60Hzaplicada entre o segmento e uma superfície comum a todos os segmentosdenominada backplane. Quando a onda quadrada (signal source) é aplicadaao segmento através do controle exercido pela porta XOR, o segmento assimativado deixa de refletir a luz incidente, alterando sua tonalidade para um cinzaescuro.

•••• A Tabela 1 mostra os algarismos decimais resultantes do acionamentocombinado dos segmentos a, b, c, d, e, f, g:



4

Tabela 1: Algarismos decimais resultantes do acionamento combinado dossegmentos a, b, c, d, e, f, g. Ver Figura 1.

•••• Um Decodificador para Display de 7 Segmentos é um circuito digitalformado por portas lógicas que, ao receber uma palavra binária de 4 bitsrepresentativa do algarismo decimal a ser mostrado, aciona os segmentoscorrespondente no display, conforme mostram a Figuras 5 e a Tabela 2.

Figura 5: Interligação de um Decodificador para Display de 7 Segmentos como Display.



5

Tabela 2: Tabela Verdade de um Decodificador para Display de 7 Segmentos.

⇒⇒⇒⇒ Observe que a coluna 1 da Tabela 2 representa o número decimalcorrespondente à palavra binária respectiva na coluna 2 da tabela através darelação: 0123 2⋅+2⋅+2⋅+2⋅= ABCDmalNúmeroDeci

•••• Um Decodificador para Display de 7 Segmentos é um Circuito Integrado quecontém as combinações de portas lógicas necessárias e otimizadas para aimplementação do conjunto de Expressões Booleanas definidas pela Tabela 2.

•••• Por exemplo, da Tabela 2 verificamos que a Expressão Booleana para osegmento a é:

AB CD A B CD C B ADA C B D

AB C D B AC DA B C DA B C Da

++++

++++=

•••• Cujo Mapa K é:



6

Figura 6: Mapa K para a lógica de acionamento do segmento a. A ExpressãoBooleana minimizada resulta em ACACBDa +++= .

•••• E cujo circuito lógico resultante é:

Figura 7: Circuito lógico para acionamento do segmento a. A ExpressãoBooleana implementada é ACACBDa +++= .



7

•••• Exercício Proposto: Determine o circuito lógico completo para oacionamento dos segmentos a, b, c, d, e, f, g. Caso, após a minimizaçãoindividual das expressões booleanas para cada segmento, as funções lógicasresultantes para o acionamento de dois ou mais segmentos compartilharemtermos comuns, faça a minimização adicional aproveitando o compartilhamentoentre os termos.

Figura 8: Circuitos Integrados TTL comercialmente disponíveis para aimplementação da função de Decodificador para Display de 7 Segmentos. (a)7446 – decodificador para display de anodo comum. (b) 7448 – decodificadorpara display de catodo comum.

3 Decodificadores BCD-para-Decimal

•••• BCD é a abreviação para Decimal Codificado em Binário (Binary CodedDecimal).

•••• O código BCD expressa cada dígito de um número decimal por uma palavra

binária de 4 bits (Nibble) no formato 0123 bbbb através da relação:0

01

12

23

3 2⋅+2⋅+2⋅+2⋅= bbbbmalNúmeroDeci . A Tabela 3 mostra oresultado desta relação.



8

Nibble3b 2b 1b 0b

NúmeroDecimal

0 0 0 0 00 0 0 1 10 0 1 0 20 0 1 1 30 1 0 0 40 1 0 1 50 1 1 0 60 1 1 1 71 0 0 0 81 0 0 1 9

Tabela 3: Tabela para conversão de um Nibble em um Número Decimal. Aconversão obedece a relação 0

01

12

23

3 2⋅+2⋅+2⋅+2⋅= bbbbmalNúmeroDeci .

•••• As entradas DCBA de um Decodificador para Display de 7 Segmentos (verSeção 1) constituem um exemplo de informação binária codificada em BCD.

•••• Por exemplo, o número decimal 8963 codificado em BCD resulta em (verTabela 3):

8 9 6 3

↓ ↓ ↓ ↓

1000 1001 0110 0011

•••• Por outro lado, o número binário 010101111000 codificado em BCD, quandoconvertido para decimal resulta em

0101 0111 1000

↓ ↓ ↓

5 7 8

•••• A Figura 9 mostra o diagrama interno de um Decodificador BCD-para-Decimal.



9

Figura 9: Diagrama interno de um Decodificador BCD-para-Decimal. Estedecodificador é conhecido como decodificador 1-de-10, porque para cadaNibble ABCD na entrada do decodificador, somente uma das 10 saídas estáem nível lógico 1. Por exemplo, para 0011=ABCD temos para as saídas:

1=3Y e todas as demais saídas 0=kY , com 3≠k . Note que o subscrito dasaída cujo nível lógico é 1 corresponde ao valor decimal do Nibble codificadoem BCD nas entradas ABCD .



10

Figura 10: Diagrama de pinagem do circuito integrado TTL – 7445comercialmente disponível para a implementação da função DecodificadorBCD-para-Decimal.

Tabela 4: Tabela Verdade para o TTL – 7445. Note que a saída ativa éprecedida de uma porta NOT.



11

Figura 11: Exemplo de utilização do TTL – 7445 como Decodificador BCD-para-Decimal. O valor decimal do ABCD na entrada do decodificador éindicado pelo LED que está aceso conectado à saída correspondente.



12

3.1 Codificador Decimal-pa ra-BCD

Figura 12: Diagrama interno de um Codificador Decimal-para-BCD. As chavessão do tipo pushbutton (como no teclado de um computador). Por exemplo,quando o pushbutton 3 é pressionado as portas OR cujas saídas são C e Dtêm entradas cujo nível lógico é 1, resultando 0011=ABCD .

Figura 13: Diagrama (a) de pinagem e (b) diagrama lógico do circuitointegrado TTL – 74147 comercialmente disponível para a implementação dafunção Codificador Decimal-para-BCD.



13

Tabela 5: Tabela Verdade para o TTL – 74147.

Figura 14: Exemplo de utilização do TTL – 74147 como Codificador Decimal-para-BCD. Quando nenhuma chave é pressionada todas as entradas X têmvalor lógico 1 e todas as saídas têm valor lógico 1. Quando a chave X9 épressionada ( X9 = 0 ) temos na saída 0110=ABCD , que é equivalente a 9se complementarmos os bits. Quando a chave X8 é pressionada ( X8 = 0 )temos na saída 0111=ABCD , que é equivalente a 8 se complementarmosos bits.



14

•••• Note da Tabela 5 que a entrada X ativa (ativa → valor lógico 0) de ordemmais alta tem prioridade sobre as demais. Se todas as entradas X têm valorlógico 0, a de ordem mais alta (X9) é codificada com prioridade resultando

0110=ABCD , cujo complemento identifica a entrada ativa de ordem maisalta. Se X9=1 e X8=0 então a entrada X ativa de ordem mais alta é X8 e écodificada com prioridade resultando 0111=ABCD , cujo complementoidentifica a entrada ativa de ordem mais alta. Devido a este comportamento oTTL – 74147 é também conhecido como Codificador de Prioridade.

4 Decodificador Gray-para-Binário

•••• O Código Gray é um código digital com a propriedade de que duaspalavras-código consecutivas diferem apenas de um bit.

•••• O Código Gray é um código que se enquadra na classe de CódigosRefletidos, enquadramento devido ao algoritmo de construção do mesmo. Porexemplo, a Tabela 6 mostra a construção por quantificação-reflexão do CódigoGray para 4 bits:

Quantificação Reflexão Quantificação Reflexão Quantificação Reflexão Quantificação

0 0 00 00 000 000 0000

1 1 01 01 001 001 0001

1 11 11 011 011 0011

0 10 10 010 010 0010

10 110 110 0110

11 111 111 0111

01 101 101 0101

00 100 100 0100

100 1100

101 1101

111 1111

110 1110

010 1010

011 1011

001 1001

000 1000

Tabela 6: Algoritmo de construção do Código Gray de 4 bits.



15

Decimal Binário Gray

0 0000 00001 0001 00012 0010 00113 0011 00104 0100 01105 0101 01116 0110 01017 0111 01008 1000 11009 1001 1101

10 1010 111111 1011 111012 1100 101013 1101 101114 1110 100115 1111 1000

Tabela 7: Tabela de conversão Decimal-Binário-Gray de 4 bits.

•••• Representando o nibble do Código Gray da Tabela 7 por 0123 GGGG e o

nibble do Código Binário por 0123 BBBB temos:

Tabela 8: Identificação dos nibbles dos códigos Gray e Binário de 4 bits.

•••• A Figura 15 mostra os mapas K para as funções lógicas que expressam 0B ,

1B , 2B e 3B em função de 0123 GGGG , a partir da Tabela 8:



16

Figura 15: Mapas K para as funções lógicas que expressam 0B , 1B , 2B e 3Bem função de 0123 GGGG .



17

•••• Da Figura 15 temos que as funções lógicas minimizadas que expressam 0B ,

1B , 2B e 3B em função de 0123 GGGG são:

32100 ⊕⊕⊕= GGGGB

3211 ⊕⊕= GGGB

322 ⊕= GGB

33 = GB

•••• Generalizando para um Código Gray de N bits, podemos escrever que

( ) ( ) 1−1+1+ ⊕⊕⊕⊕= Nnnnn GGGGB " , o que sugere o circuito lógico mostradona Figura 16:

Figura 16: Conversor Gray-para-Binário.



18

4.1 Decodificador Binário-para-Gray

•••• A Figura 17 mostra os mapas K para as funções lógicas que expressam 0G ,

1G , 2G e 3G em função de 0123 BBBB , tendo como ponto de partida a Tabela8:

Figura 17: Mapas K para as funções lógicas que expressam 0G , 1G , 2G e

3G em função de 0123 BBBB .

•••• Da Figura 17 temos que as funções lógicas minimizadas que expressam

0G , 1G , 2G e 3G em função de 0123 BBBB são:



19

100 ⊕= BBG

211 ⊕= BBG

322 ⊕= BBG

33 = BG

•••• Generalizando para um Código Gray de N bits, podemos escrever que

( )1+⊕= nnn BBG , sendo 1−≤1+ Nn . Isto sugere o circuito lógico mostradona Figura 18:

Figura 18: Conversor Binário-para-Gray.



20

5 Multiplexadores

•••• Um Multiplexador é um circuito digital com n entradas e uma única saída, eserve para selecionar qual sinal, dentre os n sinais de entrada, deve serroteado até a saída.

•••• Uma palavra binária de controle seleciona qual das n entradas é conectadaà saída conforme mostram as Figuras 19 e 20.

Figura 19: Diagrama geral de um multiplexador. Note que o número m de bitsda palavra binária de controle deve ser tal que 2m=n.



21

Figura 20: Diagrama interno um multiplexador 16-para-1. O número de bits dapalavra binária de controle é m=4 (nibble) e, portanto, o multiplexador podeselecionar uma das n =2m=16 entradas. Por exemplo, se 0111=ABCD entãoo sinal digital que está sendo aplicado na entrada 7D é roteado até a saída Y .



22

•••• A Figura 21 e a Tabela 9 descrevem um multiplexador 16-para-1 disponívelcomercialmente na forma de circuito integrado da família TTL.

Figura 21: Diagrama de pinos do TTL 74150 – circuito integradocomercialmente disponível para a implementação da função MUX 16-para-1.

Tabela 9: Tabela-Verdade para o TTL 74150. Note que o sinal de entradaroteado à saída Y é submetido a uma porta NOT. Note também que o sinal destrobe (pino 9 na Figura 21) é um sinal ativo-baixo que serve paraativar/desativar o multiplexador.



23

5.1 Implementação de Funç ões Lógicas utilizando um MUX

•••• Vamos supor que queremos implementar a função lógica mostrada naTabela 10 a seguir.

Tabela 10: Tabela-Verdade de uma função lógica hipotética a serimplementada.

Figura 22: Implementação da função lógica descrita na Tabela 10 utilizando oTTL 74150. O procedimento geral para a implementação de qualquer funçãológica de 4 variáveis é o seguinte: Sempre que o nibble ABCD resultar emuma saída 1=Y na Tabela-Verdade (ver Tabela 10), conecta-se à terra opino de dado kD , sendo k o valor decimal correspondente ao nibble ABCD .O pino de dado de índice k cujo nibble correspondente na Tabela-Verdaderefere-se à saídas 0=Y é conectado à V5+ .



24

•••• Por exemplo, na Figura 22, se 0000=ABCD então a entrada 0=0D éconectada à saída através de uma porta NOT, de modo que 1=Y . Se

0111=ABCD então a entrada 1=7D é conectada à saída através de umaporta NOT, de modo que 1=Y . Todas as demais linhas da Tabela-Verdade(Tabela 10) podem ser obtidas através de procedimento semelhante.

5.2 Multiplexadores de Nibb le

•••• Em muitas situações práticas precisamos selecionar um entre dois nibblesde entrada, conforme mostram as Figuras 22 e 23.

Figura 23: Diagrama interno de um multiplexador de nibble. Quando0=ORSELECIONAD obtemos 01230123 = AAAAYYYY e quando

1=ORSELECIONAD obtemos 01230123 = BBBBYYYY .



25

Figura 24: Diagrama de pinagem do circuito integrado TTL – 74157comercialmente disponível para a implementação da função Multiplexador deNibble. O diagrama interno é o mostrado na Figura 23. O pino de strobe (pino15) desativa o multiplexador quando encontra-se em nível lógico 1 e ativa omultiplexador quando encontra-se em nível lógico 0.

6 Demultiplexadores

•••• Um Demultiplexador é um circuito digital com uma única entrada e n saídas,e serve para selecionar à qual saída, dentre as n saídas, deve ser roteado osinal de entrada.

•••• Uma palavra binária de controle seleciona à qual das n saídas é conectadao sinal de entrada conforme mostram as Figuras 25 e 26.

Figura 25: Diagrama geral de um demultiplexador. Note que o número m debits da palavra binária de controle deve ser tal que 2m=n.



26

Figura 26: Diagrama interno um demultiplexador 1-para-16. O número de bitsda palavra binária de controle é m=4 (nibble) e, portanto, o demultiplexadorpode selecionar uma das n =2m=16 saídas. Por exemplo, se 0111=ABCDentão o sinal digital que está sendo aplicado na entrada D é roteado até asaída 7Y .

•••• As Figuras 27 e 28 e a Tabela 11 descrevem um demultiplexador 1-para-16disponível comercialmente na forma de circuito integrado da família TTL.

Figura 27: Diagrama de pinos do TTL 74154 – circuito integradocomercialmente disponível para a implementação da função DEMUX1-para-16.



27

Figura 28: Diagrama lógico do TTL 74154.

Tabela 11: Tabela-Verdade para o TTL 74154.



28

7 Decodificadores

•••• Em seções anteriores deste capítulo já estudamos diversos decodificadoresespecíficos (BCD-para-Decimal, Binário-para-Gray, etc. ). Vimos que elesservem como “tradutores” entre diversos os formatos de representaçãonumérica da informação a ser processada.

•••• Nesta seção estudaremos os decodificadores sob um ponto de vistagenérico.

•••• Um decodificador é similar a um demultiplexador , a única diferença éque a entrada de dado do demultiplexador não existe no decodificador,conforme podemos concluir comparando a Figura 26 com a Figura 29:



29

Figura 29: Diagrama interno um decodificador 1-de-16. A designação 1-de-16decorre do fato de somente uma das 16 saídas assumir o nível lógico 1 emfunção do valor da palavra binária de controle. Por exemplo, se

0111=ABCD então 1=7Y .



30

Figura 30: Utilização do TTL 74154 como decodificador 1-de-16. Já estudamoseste circuito integrado como DEMUX 1-para-16 (ver Figura 27). Note que paraconverter o 74154 de demultiplexador para decodificador basta aterrar aentrada de dados (pino 18).



31

8 Comparadores

•••• Um comparador indica a igualdade entre duas palavras binárias A e B, istoé, indica se A=B.

Figura 31: Diagrama interno de um comparador de 4 bits. É mostrado acomparação entre os nibbles 1010 e 1001, resultando o valor lógico 0 na saída,o que significa que os nibbles não são iguais.



32

•••• Um comparador de magnitude indica se A=B, A<B ou A>B.

Figura 32: Circuito Integrado (CI) TTL 7485, comercialmente disponível para aimplementação da função comparador de magnitude de 4 bits. Os pinos 2, 3 e4 são entradas para conexão em cascata de 2 CIs e são utilizados quando sedeseja comparar palavras binárias com mais de 4 bits.

•••• O TTL 7485 compara duas palavras binárias de 4 bits A e B colocandouma das saídas BAQ < , BAQ = , BAQ > em nível lógico 1 respectivamente quando

BA < , BA = e BA > .



33

Tabela 12: Tabela-Verdade para o TTL 7485.



34

Figura 33: Exemplo de utilização do CI TTL 7485 como comparador demagnitude de 4 bits. As entradas são ( )dec11=1011=A e ( )dec12=1100=B ,

de modo que BA < , e, portanto, a saída 1=<BAQ .

Figura 34: Conexão em cascata entre 2 CIs TTL 7485 de modo a implementarum comparador de magnitude para palavras binárias de 8 bits. As entradas são

( )dec157=10011101=A e ( )dec182=10110110=B , de modo que BA < , e,

portanto, a saída 1=<BAQ .

•••• Note na Figura 34 que se os nibbles mais significativos (CI à esquerda) emA e B são iguais, então o resultado é determinado pelas entradas para

conexão em cascata deste CI, as quais recebem o resultado da comparaçãoentre os nibbles menos significativos (CI à direita) em A e B .



35

9 Parity Check

•••• Vimos na Seção 5 do Capítulo II que em muitas situações práticas decontrole digital de processos industriais as palavras binárias constituemInstruções de Comando que devem ser enviadas por longas distânciasatravés de um Canal de Transmissão (cabo coaxial, fibra ótica, etc...) antesde chegarem ao destino onde a instrução desencadeará uma ação específicano processo controlado.

•••• Foi também discutido que sempre que palavras binárias são enviadasatravés de um Canal de Transmissão estas ficam sujeitas a algum tipo deInterferência (ruído aleatório, interferência de outras fontes de energia,interferência intersimbólica, etc...), gerando Erros de Transmissão que devemser corrigidos ou pelo menos detectados.

•••• Quando o objetivo é somente detectar um erro de transmissão, sem precisarcorrigir o erro, a operação parity check é uma possível solução ao problemade detecção de erros de transmissão.

•••• A operação parity check consiste em acrescentar um bit adicional a umapalavra binária a ser transmitida através do canal de transmissão, bit adicionalque define a paridade da palavra binária transmitida. O circuito receptor noponto remoto do processo controlado testa a paridade da palavra bináriarecebida verificando que houve erro quando a paridade não é mantida.

•••• Por exemplo, a palavra binária de 8 bits dada por 11001111 tem paridadepar porque contém um número par de bits com valor lógico 1. Por outro lado apalavra binária de 16 bits definida por 1010110010001100 tem paridade ímparporque contém um número ímpar de bits com valor lógico 1.

•••• O teste de paridade (parity check) é usualmente realizado através de umaporta XOR, conforme mostra a Figura 35:

Figura 35: Teste de paridade da palavra binária 1010110010001100. A saídada porta XOR resulta em nível lógico 1, significando que esta palavra possuiparidade ímpar. Se a palavra aplicada na entrada da porta XOR tivesseparidade par, então a saída da porta resultaria em nível lógico 0.



36

9.1 Gerador de Paridade

•••• Para que a operação parity check possa ser efetuada no receptor énecessário acrescentar um bit adicional à palavra binária a ser transmitidaatravés do canal de transmissão, bit adicional que define a paridade da palavrabinária transmitida. A Figura 36 mostra um circuito gerador de paridadeutilizado no transmissor da palavra binária.

Figura 36: Circuito gerador de paridade. Se a entrada 01234567 XXXXXXXXtem paridade par então 1=8X , de modo que a palavra transmitida

012345678 XXXXXXXXX terá paridade ímpar. Por outro lado, se a entrada

01234567 XXXXXXXX tem paridade ímpar então 0=8X , de modo que a palavratransmitida 012345678 XXXXXXXXX sempre terá paridade ímpar. Se quisermosdetectar erros com base em palavras transmitidas de paridade par, bastaeliminarmos a porta NOT.

10 Memórias ROM (Read Only Memory)

•••• Uma ROM é uma memória de apenas leitura. Ela é usualmenteimplementada em um CI, podendo armazenar milhares de palavras bináriasque representam instruções e/ou dados para ummicrocontrolador/microprocessador.

•••• Algumas ROMs de menor capacidade são também utilizadas paraimplementar tabelas-verdade. Em outras palavras, podemos usar uma ROM aoinvés de portas lógicas para gerar qualquer função booleana. A Figura 37mostra o diagrama de uma ROM constituída por diodos, com endereço deacesso definido pela posição da chave rotativa.



37

Figura 37: ROM a diodo, armazenando nos endereços 0 a 7 as palavrasbinárias de 4 bits (nibbles) mostradas na Tabela 13. Cada endereçocorresponde a uma posição da chave rotativa. Por exemplo, quando a chaverotativa encontra-se na posição 3 (endereço 3) obtém-se 1100=0123 YYYY .

Tabela 13: Tabela-Verdade da ROM da Figura 37.

•••• Na realidade a chave rotativa aqui empregada é apenas um recurso didáticopara ilustrar a operação de uma ROM. Na prática, nenhuma chave rotativa éutilizada para seleção de endereço, mas sim um decodificador, conformemostra a Figura 38.



38

Figura 38: ROM a diodo da Figura 37, com a chave rotativa de 8 posiçõessubstituída por um decodificador 1-de-8. Por exemplo, quando 011=ABCobtém-se 1100=0123 YYYY (ver Tabela 14).

Tabela 14: Tabela-Verdade da ROM da Figura 38.



39

•••• Uma PROM (Programmable ROM) é uma ROM programável. Uma PROMvem de fabrica com todos os diodos implementados (a PROM gera todas aspalavras binárias da tabela verdade com nível lógico 1 em seus bits). Ousuário, através de um dispositivo programador de PROM, queima osmicrofusíveis em série com cada diodo que deva representa um bit de valorlógico 0 na palavra endereçada.

•••• Uma ROM é especificada basicamente pelo número de endereços e onúmero de bits na palavra binária armazenada em cada endereço. Porexemplo, uma ROM 8×2048 armazena 2048 palavras binárias de 8 bits (8bits = 1 byte), e, portanto, armazena um total de 16384 bits.

•••• Existem vários tipos de ROM além da PROM, como, por exemplo, aUV-EPROM (Ultra Violet erasable PROM) e a EEPROM (Eletrically ErasablePROM). Estes tipos adicionais serão abordados em capítulo posteriorespecífico ao estudo de memórias.


Eletrônica Digital Cap. IVpor F.C.C. De Castro

1

Capítulo IV - Famílias Lógicas

1 IntroduçãoNos capítulos anteriores estudamos circuitos digitais sob o ponto de vista dasfunções lógicas por eles implementadas. Neste capítulo estudaremos circuitosdigitais no contexto de suas características elétricas de operação. Duasprincipais famílias de circuitos integrados emergem neste contexto: A famíliaTTL (Transistor-Transistor Logic) e a família CMOS (Complemetary Metal-OxidSemiconductor). As famílias TTL e CMOS não esgotam o universo de famíliaslógicas, mas, seguramente são as mais utilizadas. Como um exemplo dasdemais famílias lógicas existentes citamos a família ECL (Emitter-CoupledLogic), caracterizada pela capacidade de operar em altas freqüências (2.8 GHzpara a série E-Lite da família ECL).

2 Características e Parâmetros Operacionais Básicos

•••• Esta seção apresenta resumidamente as principais características eparâmetros das famílias TTL e CMOS, sob o enfoque da implementaçãoprática de funções lógicas através de circuitos integrados (CIs) digitais.2.1 Tensão de Alimentação

•••• A tensão nominal de alimentação de um CI TTL é VV 5+=CC .

•••• A tensão nominal de alimentação de um CI CMOS é bem mais flexível que ade um CI TTL. Um CI CMOS opera com tensões de alimentação de até

VV 10+=CC , mas é usual uma tensão de alimentação de V5+ para que hajacompatibilidade com circuitos digitais que utilizem CIs TTL.

•••• Para a categoria de CIs CMOS conhecida como Low-Voltage CMOS, a

tensão nominal de alimentação é VV 33+= .CC .

Figura 1: Pinos de conexão de alimentação em um CI.



2

2.2 Níveis Lógicos para CIs CMOS

Figura 2: Níveis de tensão para operação correta de um CI CMOS. IVrefere-se a tensões de entrada e OV a tensões de saída. A faixa de tensãounallowed (não permitido) significa que o fabricante do CI não garante ofuncionamento correto do CI para tensões nesta faixa.



3

2.3 Níveis Lógicos para CIs TTL

Figura 3: Níveis de tensão para operação correta de um CI TTL. IV refere-se a

tensões de entrada e OV a tensões de saída. A faixa de tensão unallowed(não permitido) significa que o fabricante do CI não garante o funcionamentocorreto do CI para tensões nesta faixa.

2.4 Imunidade a Ruído

•••• Em ambientes industriais é usual um alto nível de ruído eletromagnético. AFigura 4 ilustra o efeito do ruído na operação de uma porta lógica.



4

Figura 4: Efeito do ruído na entrada de uma porta lógica sobre a sua operação.É desejável que um CI tenha uma alta imunidade ao ruído eletromagnético.

2.5 Margem de Ruído

•••• Uma medida da imunidade a ruído de uma família lógica é a denominada

Margem de Ruído, definida pelos parâmetros NHV e NLV , dados por

( ) ( )minIHminOHNH VVV −= (1)

( ) ( )maxOLmaxILNL VVV −= (2)



5

Figura 5: (a) Margem de ruído NHV . (b) Margem de ruído NLV .

2.6 Consumo de Potência

Figura 6: Os dois valores possíveis de consumo de corrente para uma portalógica: (a) CCHI e (b) CCLI .

•••• A corrente média de consumo é dada por

2CCLCCH

CCIII +=

(3)

•••• E, portanto, a potência média consumida da fonte de alimentação é dada por

CCCCIVPD = (4)



6

•••• CIs TTL têm seu consumo independente da freqüência de operação,enquanto CIs CMOS têm seu consumo variando aproximadamente de modolinear com a freqüência de operação:

Figura 7: Curva potência consumida ×××× freqüência de operação para asfamílias TTL e CMOS.

2.7 Tempo de Propagação

•••• Sempre que um trem de pulsos se propaga através de uma porta lógica eleexperimenta um atraso no tempo (time delay) :

Figura 8: Ilustração do mecanismo denominado propagation delay.

•••• Existem dois atrasos (delays) de propagação básicos em uma porta lógica:

⇒⇒⇒⇒ PHLt : O intervalo de tempo transcorrido entre um instante especificado nopulso de entrada da porta e o instante correspondente no pulso de saída,para a situação em que a saída da porta está efetuando a transição doestado HIGH para o estado LOW.

⇒⇒⇒⇒ PLHt : O intervalo de tempo transcorrido entre um instante especificado nopulso de entrada da porta e o instante correspondente no pulso de saída,para a situação em que a saída da porta está efetuando a transição doestado LOW para o estado HIGH.



7

Figura 9: Definição dos propagation delay times , PHLt e PLHt , em uma portalógica. Input significa “entrada” e output significa “saída”. Em geral osinstantes de referência localizam-se a 50% do tempo de duração das bordasdos pulsos.

2.8 Fan-Out

•••• Existe um limite máximo de entradas de portas lógicas que podem serconectadas simultaneamente à saída de uma porta lógica. Este limite máximo édenominado de fan-out.

Figura 10: Porta NAND acionando 3 portas OR com entradas invertidas. Cadauma das 3 portas OR consome uma parcela da corrente de saída da portaNAND. Portanto, haverá um limite máximo de portas que poderão seracionadas, sob pena de danificar a porta acionadora (driving gate) por excessode corrente.

•••• Por exemplo, o fan-out típico de uma porta TTL padrão é 10, para uma portaLow-Power Schottky (LS) o fan-out é 20.



8

•••• Uma porta CMOS possui um fan-out bem maior que uma porta TTL, masdeve-se manter em mente que o fan-out da família CMOS é dependente dafreqüência de operação devido ao inerente efeito capacitivo nas entradas dasportas CMOS:

Figura 11: Carga capacitiva apresentada à porta acionadora para CIs dafamília CMOS. (a) Carga do capacitor. (b) Descarga do capacitor. Quanto maiora freqüência de operação mais ciclos carga-descarga do capacitor ocorrem porunidade de tempo, e, portanto, maior o valor RMS da corrente na saída daporta acionadora.

•••• CIs TTL não apresentam efeito capacitivo nas entradas de suas portas, demodo que a carga de uma porta TTL é puramente resistiva:

Figura 12: Carga resistiva apresentada à porta acionadora para CIs da famíliaTTL. (a) Fornecimento de corrente à carga. (b) Absorção de corrente da carga.

•••• Embora o fan-out da família TTL seja independente da freqüência, ocorreproblema de redução da margem de ruído quando temos muitas portasconectadas em paralelo como carga e a porta acionadora encontra-se com suasaída em estado HIGH:



9

Figura 13: A corrente I fornecida pela porta acionadora aumenta à medidaque aumentamos o número de portas utilizadas como carga. A medida quecorrente I aumenta, aumenta a queda ôhmica de tensão interna na portaacionadora. Isto faz com que OHV eventualmente caia abaixo de ( )minOHV ,

reduzindo a margem de ruído NHV (ver Figura 5).

•••• Para um CI TTL o fator limitante do fan-out é a absorção de corrente dasportas utilizadas como carga, situação que ocorre quando a porta acionadoraencontra-se com sua saída em estado LOW:

Figura 14: Absorção de corrente das portas utilizadas como carga quando aporta acionadora encontra-se com sua saída em estado LOW.



10

3 Portas da Família CMOS

•••• O elemento básico de uma porta CMOS é o transistor MOSFET (Metal-OxidSemiconductor Field Effect Transistor):

Figura 15: Símbolo gráfico dos dois tipos de transistores MOSFET: canal N ecanal P. Operação como uma chave (switch) LIGA-DESLIGA (ON-OFF).

Figura 16: Símbolo gráfico simplificado de um MOSFET, tendo sido abstraídaa polaridade do canal. Nesta representação é assumido que a polaridade docanal é identificada pelo contexto do circuito do qual o MOSFET faz parte.



11

Figura 17: Circuito interno típico de uma porta NOT da família CMOS.

Figura 18: Operação de uma porta NOT da família CMOS.



12

Figura 19: Operação de uma porta NAND da família CMOS.

Figura 20: Operação de uma porta NOR da família CMOS.



13

3.1 Portas Dreno-Aberto (op en-drain)

•••• Quando um CI CMOS é designado como open drain isto significa que suasportas internas vem de fábrica com o terminal de dreno de seu transistor desaída desconectado. A conexão do transistor de saída à CCV deve ser feitaatravés de um resistor externo denominado resistor pull-up:

Figura 21: Porta open drain da família CMOS.

3.2 Portas Tristate

•••• Uma porta tristate possui um terceiro estado em sua saída além dos estadosH e L. Quando este terceiro estado é acionado, ocorre uma total desconexãoentre o pino de saída da porta e o seu circuito interno. Por este motivo, esteterceiro estado é denominado HIGH-Z (alta impedância).

•••• Todas as famílias lógicas possuem portas lógicas na versão tristate , alémda versão convencional.

•••• Portas tristate são úteis, por exemplo, quando vários periféricos, cada umcom seu endereço próprio, compartilham o mesmo barramento de dados deum controlador que utiliza um microprocessador. O microprocessador trocadados com um periférico X acionando o periférico X através de seu endereço.Os demais periféricos não devem influenciar na operação, e, comocompartilham o mesmo barramento, suas portas de saída devem permanecerem HIGH-Z enquanto o microprocessador troca dados com o periférico X.

Figura 22: Símbolo e operação de uma porta NOT tristate.



14

Figura 23: Circuito interno típico de uma porta NOT tristate da família CMOS.

3.3 Precauções no uso de CIs CMOS

•••• Todas os dispositivos CMOS são sujeitos a serem danificados poreletricidade estática. Em função disto é recomendado que:

⇒⇒⇒⇒ Todos os CIs CMOS devem envolvidos em espuma plástica condutorapara efeito de transporte. Quando removidos da espuma protetora, ospinos do CI não devem ser tocados.

⇒⇒⇒⇒ Os CIs devem ser depositados com os pinos para baixo sobre umsuperfície metálica aterrada, quando removidos da espuma protetora. Nãodeposite CIs CMOS sobre qualquer material plástico devido às cargaselétricas estáticas que inevitavelmente são geradas por este material.

⇒⇒⇒⇒ Todas as ferramentas, equipamentos de teste e bancadas de metal devemser aterradas. Quando o ambiente de trabalho é tal que o ar atmosférico émuito seco, somente deve-se manusear os CIs CMOS com uma pulseirapresa ao pulso ou antebraço, pulseira que deve ser conectada à terraatravés de um resistor de aproximadamente KΩ100 . O resistor evitachoque maior caso a pessoa toque em uma fonte de tensão e, ao mesmotempo, decarrega as cargas elétricas acumuladas durante o manuseio.

⇒⇒⇒⇒ Os CIs devem ser inseridos em seus soquetes somente quando a tensãode alimentação estiver desligada.

⇒⇒⇒⇒ Todas os terminais de entrada que não forem utilizados devem serconectados à CCV ou terra. Se deixados abertos serão influenciados porcargas elétricas estáticas na vizinhança, o que provocará o funcionamentoerrático do circuito:



15

Figura 24: Conexão de entradas nãoutilizadas em um CI da família CMOS.

4 Portas da Família TTL

•••• O elemento básicode uma porta TTL é otransistor bipolar NPN:

Figura 25: Símbolo gráficode um transistor bipolarNPN.

Figura 26: Operação deum transitor bipolar NPNcomo uma chave (switch)LIGA-DESLIGA(ON-OFF).

Figura 27: Circuito internotípico de uma porta NOT dafamília TTL. A maneira comoos transistores Q4 e Q3interligam-se entre si(encontram-se “empilhados”como em um totem indígena)dá a este circuito de saída onome de totem pole (mastrode totem).



16

Figura 28: Operação de uma porta NOT da família TTL.

Figura 29: Operação de uma porta NAND da família TTL.

Figura 30: Diodos internos de um transistor bipolar NPN com múltiplosterminais “emissor”.

⇒⇒⇒⇒ Observe com o auxílio da Figura 30, que o circuito da Figura 29implementa a tabela-verdade:

A B ABY =L L HL H HH L HH H L



17

4.1 Portas Coletor-Aberto (o pen-collector)

•••• Quando um CI TTL é designado como open collector isto significa que suasportas internas vem de fábrica com o terminal de coletor de seu transistor desaída desconectado. A situação é idêntica à de uma porta open drain dafamília CMOS. A conexão do transistor de saída à CCV é feita através de umresistor pull-up:

Figura 31: Porta NOT open collector da família TTL.

Figura 32: Um losango com um traço inferior desenhado no interior do símbolode uma porta TTL indica que a porta é open collector .



18

4.2 Portas Tristate

•••• Conforme já vimos uma porta tristate possui um terceiro estado em suasaída denominado HIGH-Z (alta impedância). Quando este terceiro estado éacionado, ocorre uma total desconexão entre o pino de saída da porta e o seucircuito interno:

Figura 33: Circuito interno típico de uma porta NOT tristate da família TTL.Quando LEnable = , Q2→OFF e o circuito de saída opera como um totem

pole usual formado pelos transistores Q4 e Q5. Quando HEnable = ,Q2→ ON.Nesta situação, o segundo emissor de Q1 está com um nível de tensão L ,fazendo com que Q3→OFF e Q5→OFF. Ainda, nesta mesma situação, o diodoD1 está diretamente polarizado, fazendo com que Q4→OFF. Estando ambosQ4 e Q5 em estado OFF, a porta está em estado HIGH-Z.

Figura 34: Circuito equivalente quando a porta está em estado HIGH-Z.



19

4.3 Corrente de Entrada

Figura 35: (a) Quando a saída da porta acionadora está em estado H elafornece uma corrente IHI à entrada da porta conectada como carga. (b)Quando a saída da porta acionadora está em estado L ela absorve umacorrente ILI da entrada da porta conectada como carga. Nota: ILI é nomáximo 1.6 mA para uma porta TTL padrão, valor que é usualmente indicadoem manuais como um valor negativo porque é uma corrente que sai doterminal de entrada da porta conectada como carga.

4.4 Operação Wired-AND

•••• A operação Wired-AND constitui uma forma de baixo custo deimplementarmos o AND lógico entre um grande número de variáveis, semnecessariamente termos que utilizar um grande número de portas AND.



20

•••• A operação AND fica implícita pela ligação em paralelo da saída de portasopen collector :

Figura 36: Operação Wired-AND DCBAX = implementada com 4 portasNOT open collector.

Figura 37: Funcionamento dos circuitos internos da operação Wired-ANDmostrada na Figura 36. (a) Quando um ou mais de um transistor de saída estáON, a saída é L. (a) Quando todos os transistores de saída estão OFF, a saídaé H.



21

Figura 38: Operação Wired-AND ABCDEFGHX = implementada com 4portas AND open collector.

Figura 39: A tentativa de implementar a operação Wired-AND com portaspadrão ao invés de portas open collector resulta em uma altíssima corrente Ide curto circuito entre portas cujas saídas estejam em estados distintos, fatoque inevitavelmente destruirá as portas.

4.5 Acionamento de Cargas Externas

•••• A máxima corrente de saída de uma porta TTL ocorre quando a saída está

em estado LOW (portanto está absorvendo corrente) e é mA(max)OL 16=I

para uma porta TTL padrão e mA(max)OL 8=I para uma porta LS.

•••• É necessário, portanto, o uso de drivers open collector ou outros dispositivosque aumentem a capacidade de corrente quando deseja-se acionar cargas quedemandem correntes maiores:



22

Figura 40: (a) Acionamento de um LED e (b) de uma lâmpada piloto.

4.6 Conexão de Entradas não Utilizadas

Figura 41: (a) Conexão de entradas não utilizadas com a entrada em uso. Estemétodo implica em aumentar a corrente de carga da porta acionadora. (b)Conexão a CCV através de um resistor de KΩ1 para entradas de portas ANDe NAND e conexão à terra para entradas de portas OR e NOR. (c) Conexãoatravés de uma porta não utilizada.



23

5 Interface entre TTL e CMOS

Figura 42: Porta acionadora TTL e carga CMOS. O resistor de KΩ.33minimiza a incompatibilidade gerada por V .(min)OH 42=V na saída de uma portaTTL e o V .(min)IH 53=V necessário na entrada de uma porta CMOS. Ver Figura43. Para reduzir ao máximo o tempo de comutação da porta CMOS (função doprocesso de carga-descarga do capacitor em sua entrada) o resistor pode serreduzido até Ω330 .

Figura 43: Tensões de saída TTL comparadas com as tensões de entradaCMOS.



24

Figura 44: Devido a baixa capacidade de corrente de CIs CMOS, a maneiramais segura de acionar uma ou mais portas TTL através de uma porta CMOS éutilizar um buffer CMOS, como o 74C902 , o CD4049A (porta NOT bufferizada),o CD4050A, etc. Um buffer é um CI que é projetado com uma capacidade decorrente de saída maior que os CIs padrão.

6 Comparação de Performance entre Famílias Lógicas

Figura 45: Comparação entre sub-famílias das famílias TTL e CMOS. A famíliaBiCMOS é uma família híbrida que utiliza lógica CMOS com transistores desaída na configuração totem pole da familia TTL. A legenda para as sub-famílias é: F-fast, LS-Low Power Schottky, ALS-Advanced Low Power Schottky,ABT-Advanced BiCMOS, HC-High Speed CMOS, AC-Advanced CMOS,AHC-Advanced High Speed CMOS, LV-Low Voltage, LVC- Low VoltageCMOS, ALVC- Advanced Low Voltage CMOS.



25

Figura 46: Comparação entre famílias TTL e ECL.

7 Data Sheets

Figura 47: Data Sheet parcial para o TTL 75LS00.



26

Figura 48: Data Sheet parcial para o CMOS 74HC00A.


Eletrônica Digital Cap. Vpor F.C.C. De Castro

1

Capítulo VSistemas Numéricos

1 IntroduçãoEm capítulos anteriores estudamos diversas funções lógicas. No próximocapítulo veremos que operações aritméticas como soma e subtração denúmeros binários podem ser implementadas através da combinação defunções lógicas. Estas funções lógicas aritméticas, quando reunidas em umúnico CI, constituem uma Unidade Lógica e Arimética (ULA) ou, em inglês, ALU(Arithmetic and Logic Unit). Uma ULA é um componente lógico fundamental deum microprocessador, e todas as operações aritméticas por ela realizadas sãoefetuadas com números binários.Neste contexto, o presente capítulo estuda a aritmética com números binários ea conversão entre números em base binária e números em outras bases, comoas bases octal, decimal e hexadecimal.

2 Números Decimais

•••• Números em base decimal constituem os números com os quaisnaturalmente estamos habituados a trabalhar. O termo “naturalmente” surge dofato de possuirmos dez dedos nas mãos, o que levou os povos antigos quederam origem a nossa civilização a adotarem um sistema de contagem embase dez.

•••• Um número em uma base numérica qualquer pode ser decomposto em umasoma de potências da base, ponderadas por um dos dígitos do conjuntode dígitos que definem a base.

•••• Por exemplo, consideremos o número decimal 8281271. . Na base decimal oconjunto de dígitos é 9876543210 ,,,,,,,,, , e estes dígitos constituem osFatores de Ponderação de cada Potência da Base. Daí, este número podeser decomposto na forma:

Potência da

Base

210 110 010 1−10 2−10 3−10 4−10

Fator de

Ponderação2 7 1 . 8 2 8 1

ou, em termos analíticos:4−3−2−1−012 10×1+10×8+10×2+10×8+10×1+10×7+10×2=8281271. (1)



2

•••• Com um número decimal formado por N casas ou dígitos decimais

podemos efetuar a contagem numérica de até N10 objetos. Por exemplo, para2=N podemos enumerar objetos de 0 a 99 , totalizando 100=10=10 2N

objetos.

3 Números Binários

•••• Na base binária o conjunto de dígitos é 10, , e estes dígitos constituem os

Fatores de Ponderação no somatório de Potências da Base ( n2 ) querepresenta analiticamente o número.

•••• Cada dígito binário do conjunto 10, é denominado bit (binary unit).

•••• Por exemplo, o número binário 1101101. pode ser decomposto na forma:

Potência da

Base4 2 1

21

41

81

161

Fator (bit) de

Ponderação1 0 1 . 1 1 0 1

ou, em termos analíticos:4−2−1−02 2×1+2×1+2×1+2×1+2×1=1101101. (2)

•••• Para converter um número binário em decimal basta efetuar o somatório de

potências n2 cujo bit de ponderação seja “1”:

1081255=161+41+21+1+4=1101101 . . 2(3)



3

•••• Associado a qualquer número binário existem os conceitos de Bit MaisSignificativo (MSB – Most Significant Bit) e de Bit Menos Significativo(LSB – Least Significant Bit). Por exemplo, para o número 1101101. , osMSB e LSB das partes inteiras e fracionais são aqueles associados às maiorespotências n2 de cada parte:

Parte Inteira Parte Fracional

Potência da

Base4 2 1

21

41

81

161

Número Binário 1 0 1 . 1 1 0 1↑

MSB↑

LSB↑

MSB↑

LSB

•••• Com um número binário formado por N bits podemos efetuar a contagem

numérica de até N2 objetos. Por exemplo, para 4=N podemos enumerarobjetos de 0 a 15, totalizando 16=2=2 4N objetos:

Número Binário de 4 bits

3b (MSB) 2b 1b 0b (LSB)NúmeroDecimal

0 0 0 0 00 0 0 1 10 0 1 0 20 0 1 1 30 1 0 0 40 1 0 1 50 1 1 0 60 1 1 1 71 0 0 0 81 0 0 1 91 0 1 0 101 0 1 1 111 1 0 0 121 1 0 1 131 1 1 0 141 1 1 1 15

Tabela 1: Contagem binária de 0 a 15. Os bits em vermelho mostram osinstantes da contagem em que é necessário lançar mão do recurso do bit“vai-um” (carry) em conseqüência de ter sido esgotado a capacidade decontagem dos bits menos significativos utilizados até o instante emconsideração.



4

3.1 Conversão Decimal para Binário

•••• Para converter para binário as partes não-fracional e fracional de um númerodecimal utiliza-se, respectivamente, os métodos conhecidos como DivisãoRepetida e a Multiplicação Repetida.

•••• Por exemplo, para converter o número decimal 312545. em binário,primeiramente decompomos o número na soma das partes não-fracional efracional: 31250+45=312545 .. .

•••• Daí, aplicamos a Divisão Repetida à parte não-fracional:

Figura 1: Conversão donúmero 1045 para seuequivalente em binárioatravés do métodoDivisão por 2 Repetida.

•••• A seguir, aplicamos a Multiplicação Repetida à parte fracional:



5

Figura 2: Conversão do número 1031250. para seu equivalente em binárioatravés do método Multiplicação por 2 Repetida.

•••• Portanto, 210 0101101101=312545 .. .

4 Aritmética Binária Entre Números sem Sinal

4.1 Adição

•••• Para efetuar a adição BA+ entre duas palavras binárias A e Bexecuta-se entre cada bit de A e respectivo bit de B uma das 4 possíveisoperações básicas abaixo definidas, de acordo com o valor do bit de A erespectivo bit de B :

000 =+110 =+101 =+

1011 =+ → O “1 ” no resultado é o “vai-um” (carry) geradopor ter sido esgotado a capacidade de contagem.O carry deve ser acrescentado à soma dos bitsimediatamente mais significativos à esquerda

daqueles que deram origem ao carry .



6

Exemplo 1: Calcule as somas binárias (a) 1111+ (b) 10100 + (c) 11111+(d) 100110 + fazendo simultaneamente a soma dos números decimaisequivalentes.Solução:

4.2 Subtração

•••• A maneira mais eficiente para efetuar a subtração BA− entre duas

palavras binárias A e B é executar a operação BA IIC+ onde ⋅IIC é o

operador denominado Complemento de 2. A operação ⋅IIC é equivalentea acrescentar o sinal “ – ” ao número binário.

•••• A operação BIIC efetuada sobre uma palavra binária B é dada por

1+= BB III CC , onde BIC é a operação de inversão (NOT) do valorlógico de cada bit da palavra binária B (operação conhecida comoComplemento de 1).

•••• Por exemplo, a diferença BA− entre os números 102 6=0110=A e

102 4=0100=B é dada por:

1+1011+0110=1+0100+0110=1++=+=− IIII CCC BABABA (4)

Que resulta em:

00111000+1101

prosseguindo:

( ) 102=01001→0011+0110

carry odescartar



7

•••• Alternativamente, podemos implementar a operação BIIC através doseguinte procedimento: Efetuamos a leitura da palavra binária B da direitapara a esquerda até encontrarmos o primeiro “1” e a seguir invertemos ovalor lógico de todos os bits à esquerda do primeiro “1”.

•••• Por exemplo, vamos supor que queremos achar o Complemento de 2 do

número binário 102 22=10110=A . Utilizando a técnica descrita no parágrafo

anterior temos 01010=10110IIC . Se o resultado estiver correto, então

00000=+ AA IIC , porque a operação AIIC é equivalente a efetuarmos o

acréscimo do sinal negativo, isto é, AIIC− . Senão, vejamos:

( ) 000001→01010+01101

carry odescartar

5 Aritmética Binária Entre Números com Sinal em Complemento de 2

5.1 Adição A+B

⇒⇒⇒⇒ Soma-se ambos os números e descarta-se o carry. Por exemplo, sejam asseguintes somas de números de 8 bits:! A e B são positivos:

! |A| > |B| com B < 0:

! |A| < |B| com B < 0:



8

! A e B são negativos:

! Overflow (ocorre quando o número de bits necessário para representar asoma excede o número de bits dos números sendo somados):

Nota: No exemplo acima, o número resultante 183 requer 8 bits de magnitudepara ser representado. No entanto, na aritmética em Complemento de 2 o MSB(o 8° bit no caso) é o bit representativo do sinal, sendo a magnituderepresentada pelos bits menos significativos restantes à direita. Portanto, nesteexemplo, ocorre a adição de um carry ao MSB responsável pelo sinal,invalidando o resultado (overflow) na aritmética em Complemento de 2. Noteque somente pode ocorrer overflow quando A e B são positivos ou A e B sãonegativos.

5.2 Subtração A - B

⇒⇒⇒⇒ Executa-se BA IIC+ e descarta-se o carry.

Exemplo 2: Calcule as seguintes somas de números de 8 bits:

Solução:



9

6 Números Hexadecimais

•••• Um número em base binária apresenta o inconveniente de necessitar umgrande número de dígitos para sua representação. Por exemplo, o número 9em base decimal é representado por um único dígito 109 , mas se representado

em base binária são necessários 4 dígitos (bits): 102 9=1001 .

⇒⇒⇒⇒ Note que quanto maior for a base menor será o número de dígitos dabase necessários para a representação do número.

•••• Uma forma conveniente para a representação de números binários é a base16 (base hexadecimal), porque 16 é uma potência inteira de 2 o que, conformeveremos, facilita bastante a conversão entre as duas bases.

•••• Com um número hexadecimal formado por N dígitos podemos efetuar a

contagem numérica de até N16 objetos. Por exemplo, para 1=N podemosenumerar objetos de 0 a 15, totalizando 16=16=16 1N objetos:



10

Tabela 2: Contagem hexadecimal de 0 a 15 e equivalentes decimal e binário.Note que na base hexadecimal o conjunto de dígitos possíveis é FE,D,C,B,A,5,6,7,8,9,0,1,2,3,4, .

•••• Como em qualquer base numérica, o “vai-um” (carry) na base hexadecimalocorre em conseqüência de ter sido esgotado a capacidade de contagem dosdígitos menos significativos. Por exemplo, a continuação da contagemhexadecimal da Tabela 2 seria:

6.1 Conversão Binário para Hexadecimal

⇒⇒⇒⇒ Começando da direita para esquerda, subdivide-se o número binário emgrupos de 4 bits (nibbles), e substitui-se pelo equivalente hexadecimal daTabela 2. Se não for possível formar um grupo completo de 4 bits à esquerdado número binário, acrescenta-se 1,2 ou 3 zeros para tanto.



11

Exemplo 3:

6.2 Conversão Hexadecimal para Binário

⇒⇒⇒⇒ Executa-se o processo inverso do apresentado na Seção 6.1, isto é,substitui-se cada dígito hexadecimal pelo nibble equivalente de acordo com aTabela 2.Exemplo 4:

6.3 Conversão Hexadecimal para DecimalExemplo 5:



12

Exemplo 6:

6.4 Conversão Decimal para Hexadecimal

Exemplo 7:

7 Números Octais

•••• Uma outra forma conveniente para a representação de números binários é abase 8 (base octal), porque 8 é uma potência inteira de 2 o que, conformevimos para a base hexadecimal, facilita a conversão entre as duas bases.

•••• Na base octal o conjunto de dígitos possíveis é 5,6,70,1,2,3,4, .

•••• A enumeração de objetos na base octal é como segue:

...



13

7.1 Conversão Octal para D ecimal

Exemplo 8:

Converter para decimal o número 82374 .

Solução:

7.2 Conversão Decimal para Octal

Exemplo 9:

Converter para octal o número 10359 .

Solução:



14

7.3 Conversão Octal para B inário

⇒⇒⇒⇒ Substitui-se cada dígito hexadecimal pela palavra binária de 3 bitsequivalente, de acordo com a Tabela 3 a seguir:

Tabela 3: Equivalência entre dígito octal – palavra binária correspondente.Exemplo 10:

7.4 Conversão Binário para Octal

⇒⇒⇒⇒ Começando da direita para esquerda, subdivide-se o número binário emgrupos de 3 bits, e substitui-se pelo equivalente dígito octal da Tabela 3. Senão for possível formar um grupo completo de 3 bits à esquerda do númerobinário, acrescenta-se 1 ou 2 zeros para tanto.Exemplo 11:


Eletrônica Digital Cap. VIpor F.C.C. De Castro

1

Capítulo VICircuitos Aritméticos

1 IntroduçãoNo capítulo anterior estudamos a soma e subtração de números binários.Neste capítulo estudaremos como as operações aritméticas de soma esubtração entre números binários podem ser implementadas através dacombinação de funções lógicas. Quando reunidas em um único CI , estasfunções lógicas aritméticas constituem uma Unidade Lógica e Arimética (ULA).Uma ULA é um bloco funcional fundamental em um microprocessador.

2 Meio Somador

•••• Conforme vimos no Capítulo V as regras básicas para adição binária são:

000 =+110 =+101 =+

1011 =+ → O “1 ” no resultado é o “vai-um” (carry) geradopor ter sido esgotado a capacidade de contagem.O carry deve ser acrescentado à soma dos bitsimediatamente mais significativos à esquerda

daqueles que deram origem ao carry .

•••• Estas operações são realizadas por um circuito lógico denominadoMeio-Somador (half – adder).

•••• Um meio-somador recebe dois bits de entrada A e B e produz dois bits de

saída: o bit de soma BA+=Σ e o bit de carry outC , conforme mostram asFiguras 1 e 2 e a Tabela 1 a seguir:

Figura 1: Símbolo lógico de um meio-somador.



2

Tabela 1: Tabela Verdade de um meio-somador.

Figura 2: Diagrama lógico de um meio-somador.

3 Somador Inteiro

•••• Um Somador Inteiro (full-adder) recebe 3 bits de entrada A , B , e inC (oúltimo correspondendo a eventual carry gerado na operação com bits menossignificativos) e produz dois bits de saída: o bit de soma BA+=Σ e o bit decarry outC , conforme mostram as Figuras 3 a 5 e a Tabela 2 a seguir:

Figura 3: Símbolo lógico de um somador inteiro.



3

Tabela 2: Tabela Verdade de um somador inteiro. Note que a tabela obedeceas regras para soma binária com carry, estudada no capítulo anterior.

Figura 4: (a) Lógica necessária para formar a soma dos bits de entrada A e Bcom o carry de entrada inC . (b) Diagrama lógico do somador inteiro, compostopelos meio-somadores I e II , o qual implementa a Tabela 2 (verifique).



4

Figura 5: (a) Diagrama lógico alternativo representando um somador inteiroimplementado a partir de 2 meio-somadores. (b) Símbolo lógico do somadorinteiro resultante.

Exemplo 1: Determine as saídas Σ e outC para as situações de entrada dosomador inteiro mostrado na Figura 6.

Figura 6: Somador inteiro com situações de entrada distintas.Solução:

(a) Σ = 1 + 0 + 0 = 1 com carry 0=outC

(b) Σ = 1 + 1 + 0 = 0 com carry 1=outC

(c) Σ = 1 + 0 + 1 = 0 com carry 1=outC



5

4 Somadores de Palavras Binárias

•••• Para somar palavras binárias de N bits é necessário colocar em paraleloN somadores inteiros, conforme mostram as Figuras 7,8 e 9:

Figura 7: Somador para palavras binárias de 2 bits.

Figura 8: Soma dos números 101 e 011 através de um somador de 3 bits.



6

Figura 9: Somador para palavras binárias de 4 bits. (a) Diagrama de blocos(b) Símbolo lógico.

•••• A tabela verdade para o n -ésimo somador inteiro de um somador depalavras binárias de N bits é:



7

Tabela 3: Tabela Verdade para o n -ésimo somador inteiro de um somador depalavras binárias de N . Note que a tabela é idêntica à Tabela 2.

5 Somadores Ripple Carry ×××× Somadores Look-ahead Carry

•••• O somador mostrado na Figura 9(a) é um somador do tipo Ripple Carry, oqual maneja os bits de carry da mesma maneira que efetuamos em uma somamanual:

•••• Ou seja, 4C não será determinado antes que cada coluna tenha sidoformada. Note que cada coluna representa a ação do respectivo somadorinteiro na Figura 9(a).

⇒⇒⇒⇒ Isto significa que o Tempo de Propagação (já estudado no Capítulo IV)das portas será acumulado, atrasando a determinação de 4C . É dito que o bitde carry fica “ondulando” entre os somadores inteiros (daí o nome ripple –ondulação) e, portanto, atrasa a definição do resultado da soma.

•••• Para evitar este efeito de atraso, um somador Look-Ahead Carry efetua aoperação de adição obtendo o bit de carry diretamente a partir dos bits deentrada, sem precisar a definição dos bits de saída de cada somador inteiro:



8

Figura 10: Somador Look-Ahead Carry para palavras binárias de 4 bits. Asportas no interior do retângulo cinza são as responsáveis pela obtenção do bitsde carry diretamente a partir dos bits de entrada.



9

Figura 11: Operação do somador Look-Ahead Carry para palavras binárias de4 bits. É mostrado os valores lógicos gerados no circuito quando são somadosos números 102 91001 = e 102 101010 = , com um carry prévio 10 =C .



10

6 Implementação em MSI (Medium Scale Integration)

•••• A Figura 12 a seguir mostra os diagramas de dois CIs MSI para aimplementação da função somador Look-Ahead Carry para palavras de 4 bits:

Figura 12: TTL 7483 e TTL 74283, somadores Look-Ahead Carry parapalavras binárias de 4 bits. (a) Pinagem (b) Diagrama lógico. Ambos os CIs sãofuncionalmente idênticos, diferindo apenas na pinagem.

•••• A Tabela 4 mostra os Tempos de Propagação destes somadores:

Tabela 4: Tempos de Propagação dos CIs TTL 74283 e 7483 - somadoresLook-Ahead Carry para palavras de 4 bits.



11

7 Operação em Cascata de Somadores

Figura 13: (a) Operação em cascata de somadores de 4 bits para formar umsomador de 8 bits. (b) Operação em cascata de somadores de 4 bits paraformar um somador de 16 bits.

8 Somador/Subtrator

•••• Estudamos no Capítulo V que a subtração BA − entre duas palavras

binárias A e B é executada atarvés da operação BA IIC+ onde ⋅IIC é o

operador denominado Complemento de 2. A operação ⋅IIC é equivalentea acrescentar o sinal “ – ” ao número binário.



12

•••• Vimos que a operação BIIC efetuada sobre uma palavra binária B é

dada por 1+= BB III CC , onde BIC é a operação de inversão (NOT)do valor lógico de cada bit da palavra binária B (operação conhecida comoComplemento de 1).

•••• Por exemplo, a diferença BA − entre os números 102 6=0110=A e

102 4=0100=B é dada por:

1+1011+0110=1+0100+0110=1++=+=− IIII CCC BABABA (4)

Que resulta em:

00111000+1101

prosseguindo:

( ) 102=01001→0011+0110

carry odescartar

•••• Vimos também que, alternativamente, podemos implementar a operação BIIC através do seguinte procedimento: Efetuamos a leitura da palavra

binária B da direita para a esquerda até encontrarmos o primeiro “1” e aseguir invertemos o valor lógico de todos os bits à esquerda do primeiro“1”.

•••• Por exemplo, supondo que queremos achar o Complemento de 2 do número

binário 102 22=10110=A através da técnica descrita no parágrafo anterior

obtemos diretamente 01010=10110IIC .

•••• Portanto, a operação BA − pode ser efetuada em um somador através

operação BA IIC+ , conforme mostra a Figura 14:



13

Figura 14: Se 0=Controle , é executada a operação BA + conformediscutido em parágrafos anteriores, sendo A e B números de 4 bits. Se

1=Controle então é executada a operação BA − através de 1++=+=+ BABABA IIIII CCC . Note que quando 1=Controle as

portas XOR 1-4 efetuam a operação BIC . Note também que nesta situação

o Complemento de 2 de B é efetuado através de 0+= CBB III CC , onde1==0 ControleC .

•••• O circuito completo de um Somador/Subtrator para palavras de 4 bits éobtido quando definimos o modo em que o circuito irá administrar as situaçõesde 1) overflow e 2) resultado negativo.

•••• Para tanto, vamos experimentalmente fazer operações entre números de 4bits que gerem as situações 1) e 2), procurando inferir a lógica da operação:



14

Figura 15: (a) Operação 101010 4=5−9=− BA . Note que quando o carry

1=4C significa que os 4 bits do resultado representam um número positivo.

(b) Operação 101010 4−=9−5=− BA . Note que quando o carry 0=4Csignifica que os 4 bits do resultado representam um número negativo, e que,para obtermos a magnitude deste número de 4 bits basta efetuar oComplemento de 2 do resultado (em verde na figura).

Figura 16: (a) Operação 101010 13=2−15=− BA . Note que quando o carry

1=4C significa que os 4 bits do resultado representam um número positivo.

(b) Operação 101010 13−=15−2=− BA . Note que quando o carry 0=4Csignifica que os 4 bits do resultado representam um número negativo, e que,apesar de ter ocorrido overflow na aritmética de 4 bits em Complemento de 2,para obtermos a magnitude deste número de 4 bits basta efetuar oComplemento de 2 do resultado (em verde na figura).



15

•••• Portanto, as Figuras 15 e 16 sugerem o seguinte circuito sinalizador pararesultado negativo:

Figura 17: Se 1=Controle (operação BA − ) e se simultaneamente0=4C (resultado negativo) o LED acende, indicando um número negativo.

•••• Vimos na análise da Figura 16 que quando o carry 0=4C os 4 bits doresultado representam um número negativo e que para obtermos a magnitudedeste número de 4 bits basta efetuar o Complemento de 2 do resultado,independentemente de ter ocorrido overflow ou não. Portanto a Figura 16sugere o seguinte circuito para obtenção da magnitude do resultado de 4 bits (osinal é indicado pelo LED da Figura 17):



16

Figura 18: Circuito para obtenção da magnitude do resultado de 4 bits do 1° CI7483 através da operação Complemento de 2 efetuada pelas portas XOR 5-8em conjunto com o 2° CI 7483.

•••• Tendo definido o modo em que o circuito Somador/Subtrator administra assituações de overflow e resultado negativo, o circuito completo fica sendo:



17

Figura 19: Circuito completo do Somador/Subtrator de palavras de 4 bits emaritmética Complemento de 2.

Exemplo 2: Determine o valor lógico em cada entrada/saída das portas e dosCIs 7483 na Figura 19, bem como o estado do LED, quando a operaçãoefetuada é 101010 14=9+5=+ BA .

Solução:



18

Figura 20: Valor lógico em cada entrada/saída das portas e dos CIs 7483 naFigura 19 quando a operação efetuada é 101010 14=9+5=+ BA .

Exemplo 3: Determine o valor lógico em cada entrada/saída das portas e dosCIs 7483 na Figura 19, bem como o estado do LED, quando a operaçãoefetuada é 101010 4=5−9=− BA .

Solução:



19

Figura 21: Valor lógico em cada entrada/saída das portas e dos CIs 7483 naFigura 19 quando a operação efetuada é 101010 4=5−9=− BA .

Exemplo 4: Determine o valor lógico em cada entrada/saída das portas e dosCIs 7483 na Figura 19, bem como o estado do LED, quando a operaçãoefetuada é 101010 4−=9−5=− BA .

Solução:



20

Figura 22: Valor lógico em cada entrada/saída das portas e dos CIs 7483 naFigura 19 quando a operação efetuada é 101010 4−=9−5=− BA .

9 Somador BCD

•••• Estudamos no Capítulo III que o código BCD (Binary Coded Decimal)expressa cada dígito de um número decimal por uma palavra binária de 4 bits(Nibble) no formato 0123 bbbb através da relação:

00

11

22

33 2⋅+2⋅+2⋅+2⋅= bbbbmalNúmeroDeci . A Tabela 5 mostra o

resultado desta relação.



21

Tabela 5: Tabela para conversão de um nibble BCD em um algarismo decimal.Note que existem 6 nibbles inválidos na contagem da tabela, porque com 4 bitsé possível contar de 0 a 15 mas o código BCD só representa algarismosdecimais de 0 a 9.

•••• Por exemplo, o número binário 010101111000 codificado em BCD, quandoconvertido para decimal resulta em

0101 0111 1000

↓ ↓ ↓

5 7 8

•••• Quando efetuamos a soma de dois números binários A e B codificadosem BCD é necessário levar em consideração a existência dos 6 nibblesinválidos mostrados na Tabela 5.

•••• Consideremos os seguintes exemplos:



22

•••• 101010 8=5+3=+ BA efetuado em um somador BCD resulta

♦ Note que não ocorre overflow na aritmética BCD (8 está dentro da faixa0-9) e portanto o nibble resultante é um número BCD válido.

•••• 101010 13=5+8=+ BA efetuados em um somador BCD resulta

♦ Ocorre overflow na aritmética BCD (13 está fora da faixa 0-9) e portanto onibble resultante é um número BCD inválido.

⇒⇒⇒⇒ Daí, é necessário somar 6 ao resultado para compensar a contagem dos6 nibbles inválidos da Tabela 5:

⇒⇒⇒⇒ Note que, após a soma de 6 ao nibble inválido, o novo resultado expressa

corretamente 1013 0011 =0001 em BCD.

•••• 101010 17=9+8=+ BA efetuados em um somador BCD resulta



23

♦ Ocorre overflow na aritmética BCD (17 está fora da faixa 0-9) e portanto onibble resultante é um número BCD inválido. Observe que ocorreu um carry

1=4C nesta operação.

⇒⇒⇒⇒ Somando 6 ao resultado:

⇒⇒⇒⇒ Note que, após a soma de 6 ao nibble inválido, o novo resultado expressa

corretamente 1017 0111 =0001 em BCD.

♦♦♦♦ Os exemplos anteriores mostram que é necessário somar 6 ao resultadoda operação BA + quando:

! Ocorre um carry 1=4C no resultado da operação BA +OU

! O resultado da operação BA + é um dos 6 nibbles inválidos da Tabela 5.

⇒⇒⇒⇒ Mas, a análise da Tabela 5 mostra que os 6 nibbles inválidos ou são daforma

XX112222 0123

ou são da forma

X1X12222 0123

não havendo nenhuma outra possibilidade para sua representação. Lembreque X representa valor lógico irrelevante (don’t care).

♦♦♦♦ Portanto é necessário somar 6 ao resultado da operação BA + em BCDsomente quando:

! Ocorre um carry 1=4C no resultado da operação BA +OU

! O resultado da operação BA + é da forma



24

XX112222 0123

OU

! O resultado da operação BA + é da forma

X1X12222 0123

•••• A discussão nos parágrafos anteriores sugere o seguinte circuito paraefetuar a soma BCD:

Figura 23: Circuito Somador BCD para palavras de 4 bits.

Exemplo 5: Determine o valor lógico em cada entrada/saída das portas e dosCIs 7483 na Figura 23 quando a operação efetuada é

101010 12=3+9=+ BA .

Solução:



25


Exemplo 6: Determine o valor lógico em cada entrada/saída das portas e dosCIs 7483 na Figura 23 quando a operação efetuada é

101010 16=7+9=+ BA .

Solução:



26


10 Unidade Lógica e Aritmética (ULA)

•••• O CI TTL 74181 é uma implementação MSI de uma ULA, conforme mostramas Figuras 26 e 27:



27

Figura 26: Diagrama de pinagem do TTL 74181. S3S0 − selecionam aoperação a ser feita entre os dois números binários A e B de 4 bits, conformea Figura 27. O resultado é colocado em F3F0 − . nC é o carry de entrada e

4+nC é o carry de saída. 1=M seleciona o modo lógico e 0=M seleciona omodo aritmético.



28

Figura 27: Tabela de funções do TTL 74181. Um resultado negativo dasoperações aritméticas é representado em Complemento de 2.

11 Multiplicação e Divisão

•••• Embora existam implementações em circuitos integrados de circuitosmultiplicadores e divisores, estes raramente são utilizados. Isto porque, nagrande maioria das vezes, as operações de multiplicação e divisão sãoimplementadas através de uma rotina em linguagem Assembly executada emum microprocesador.


Eletrônica Digital Cap. VIIpor F.C.C. De Castro

1

Capítulo VIIElementos de Memória1 IntroduçãoNeste capítulo estudaremos dispositivos lógicos com dois estados estáveis, oestado SET e o estado RESET. Por isto, tais dispositivos são denominadosdispositivos biestáveis.Uma vez que estes dispositivos são capazes de reter indefinidamente o seuestado (SET ou RESET), eles são usados como elementos de armazenamentode informação. Informalmente, dispositivos biestáveis “memorizam” o seuestado.Estudaremos dois tipos de dispositivos biestáveis: o latch e o flip-flop. Adiferença entre um latch e um flip-flop é a maneira como ocorre a troca deestado:

•••• Um flip-flop muda seu estado por ação de um pulso de disparo,denominado de clock. Por este motivo, um flip-flop é caracterizado como umdispositivo biestável síncrono, porque somente muda de estado emsincronismo com a ocorrência do pulso de clock.

•••• Um latch , por sua vez, é caracterizado como um dispositivo biestávelassíncrono, porque muda de estado sem necessidade de sincronismo com umtrem de pulsos de controle (pulsos de clock).

2 O latch S-R

•••• A Figura 1 mostra o diagrama lógico de um latch S-R (SET-RESET)implementado com portas NAND:

Figura 1: Diagrama lógico de um latch S-R implementado com portas NAND.

O latch possui duas entradas , (SET e RESET ) e duas saídas ( Q e Q ). O

valor lógico das saídas Q e Q definem o estado (SET ou RESET) do latch.



2

•••• Ao fazermos 0SET = e 1RESET = , as saídas resultam nos valores

lógicos 1Q = e 0Q = . Nesta situação o latch é dito estar no estado SET,conforme mostrado na Figura 2:

Figura 2: Colocando um latch S-R (NAND) no estado SET.

•••• Note que se 1SET = e 1RESET = , o latch mantém o estado atual. Porexemplo, para o latch no estado SET mostrado na Figura 2, o estado não éalterado quando fazemos 1SET = e 1RESET = :

Figura 3: Mantendo o estado de um latch S-R (NAND).

•••• Quando 0Q = e 1Q = , o latch é dito estar no estado RESET. Para

“resetar” o latch da Figura 3 fazemos 1SET = e 0RESET = , conformemostrado na Figura 4:

Figura 4: Colocando um latch S-R (NAND) no estado RESET.



3

•••• Observe que se 0SET = e 0RESET = , o latch apresenta em suas saídas

os valores lógicos 1Q = e 1Q = , conforme mostra a Figura 5. Esta é uma

condição inválida, na medida em que as variáveis lógicas Q e Q possuemvalores lógicos idênticos e, portanto, incoerentes com a definição destasvariáveis à luz da álgebra booleana.

Figura 5: Condição inválida em um latch S-R (NAND).

•••• A Figura 6 mostra a Tabela Verdade de um latch S-R (NAND):

Figura 6: Tabela Verdade de um latch S-R (NAND).

•••• As Figuras 7 a 12 mostram as características de operação um latch S-Rimplementado com portas NOR:



4

Figura 7: Diagrama lógico de um latch S-R implementado com portas NOR. O

latch possui duas entradas , (SET e RESET ) e duas saídas ( Q e Q ). O

valor lógico das saídas Q e Q definem o estado (SET ou RESET) do latch.

Figura 8: Colocando um latch S-R (NOR) no estado SET.

Figura 9: Mantendo o estado de um latch S-R (NOR).

Figura 10: Colocando um latch S-R (NOR) no estado RESET.



5

Figura 11: Condição inválida em um latch S-R (NOR).

Figura 12: Tabela Verdade de um latch S-R (NOR).

Exemplo 1: Determine as formas de onda nas saídas Q e Q de um latch S-R

(NAND) e nas saídas Q e Q de um latch S-R (NOR) quando as formas deonda de entrada são conforme a figura a seguir.

Figura 13 Solução:



6

Figura 14

•••• Uma aplicação simples de um latch é o circuito de debouncing (bouncing –repique ) em chaves comutadoras:

Figura 15: Efeito indesejável de bouncing em uma chave comutadora.



7

Figura 16: Solução do problema de bouncing em uma chave comutadorautilizando um latch S-R (NAND).

Figura 17: Note que enquato a chave do circuito de debouncing da Figura 16encontra-se movimentando-se a meio caminho entre seus dois contatos, olatch mantém o estado.



8

Figura 18: Circuito de debouncing utilizando um latch S-R (NOR).

3 O flip-flop S-R

•••• A Figura 19 mostra o diagrama lógico de um flip-flop S-R (SET-RESET)implementado com portas NAND:

Figura 19: Diagrama lógico de um flip-flop S-R implementado com portasNAND. O flip-flop possui três entradas (SET , RESET e CLOCK ) e duas

saídas ( Q e Q ). O valor lógico das saídas Q e Q definem o estado (SET ouRESET) do flip-flop. Note que ação da entrada CLOCK é habilitar( 1CLOCK = ) ou desabilitar ( 0=CLOCK ) a mudança de estado do flip-flop,mudança que está ao encargo das entradas SET e RESET .

Figura 20: Tabela Verdade de um flip-flop S-R (NOR).



9

Figura 21: Habilitando a mudança de estado de um flip-flop S-R (NOR). Em (a)o flip-flop encontra-se no estado RESET apesar de 1SET = porque

0=CLOCK , desabilitando a mudança de estado. Em (b) 1CLOCK = ,habilitando a troca de estado do flip-flop para o estado SET.

Exemplo 2: Determine as formas de onda nas saídas Q e Q do flip-flop S-R(NAND) mostrado na Figura 19 quando as formas de onda de entrada sãoconforme a figura a seguir.




10

Figura 23

4 O flip-flop D

•••• A Figura 24 mostra o diagrama lógico de um flip-flop D (Data – dados)implementado com portas NAND:

Figura 24: Diagrama lógico de um flip-flop D implementado com portas NAND.

O flip-flop possui duas entradas ( D e CLOCK ) e duas saídas ( Q e Q ). Aprincipal característica funcional de um flip-flop D é que o valor lógico daentrada de dados D é transferido para a saída Q toda vez que 1CLOCK = .

Figura 25: Tabela Verdade de um flip-flop D (NAND).



11

Figura 26: Diagrama lógico de um flip-flop D implementado com portas NOR.

•••• Uma das aplicações de um flip-flop D é o armazenamento de palavrasbinárias. Por exemplo, a Figura 27 mostra o diagrama de Interligação de umaporta de saída com o barramento de dados de um sistema microprocessado.

Figura 27: Interligação de uma porta de saída com o barramento de dados de8 bits de um sistema microprocessado.

•••• Quando o microprocessador recebe uma instrução para enviar uma palavrabinária de 8 bits para a porta em questão, a palavra é colocada no barramentopor um breve instante de tempo até a ocorrência do pulso de clock.

•••• Uma vez ocorrido o clock, a palavra de 8 bits é transferida para as saídasQ dos 8 flip-flops D, ficando ali armazenada até que o periférico conectado àporta a utilize.



12

•••• Note que com este esquema de armazenamento, o barramento não fica“preso” ao periférico conectado à porta, não havendo necessidade de parar oprocessamento até que o periférico utilize a palavra de 8 bits a ele destinada.

5 O flip-flop D MS (Master-Slave)

•••• A Figura 28 mostra o diagrama lógico de um flip-flop D MS (master-slave =mestre-escravo):

Figura 28: Diagrama lógico de um flip-flop D MS implementado com portasNAND. O flip-flop subdivide-se em uma seção “Mestre” e em uma seção“Escravo”. A seção “Mestre” é um flip-flop D e é habilitada pelo sinalCLOCK . A seção “Escravo” é um flip-flop S-R e é habilitada pelo sinalCLOCK .

•••• A principal característica funcional deste flip-flop D MS é que o valor lógicoda entrada de dados D é transferido para a saída Q apenas na borda dedescida do pulso de CLOCK , conforme mostra a Figura 29:



13

Figura 29: Processo de mudança de estado no flip-flop D MS da Figura 28.

•••• Na Figura 29, quando 1CLOCK = , a seção “Mestre” é habilitada. Nestasituação o valor lógico da entrada de dados D é transferido para a saída Q′ .

A seção “Escravo” permanece desabilitada porque 0CLOCK = , o quemantém inalterado o valor lógico na saída Q .

•••• Quando ocorre a transição 1CLOCK = → 0=CLOCK , a seção “Mestre”

é desabilitada e as saídas Q′ e Q′ mantêm inalterado seus valores lógicos.

Nesta situação, a seção “Escravo” transfere os valores lógicos de Q′ e Q′

respectivamente para Q e Q porque 1=CLOCK .

•••• Note que havendo uma mudança do valor lógico da entrada de dados Denquanto 0=CLOCK nenhuma alteração ocorre porque a seção “Mestre”está desabilitada para esta situação.

⇒⇒⇒⇒ Portanto, a saída Q (e Q ) pode mudar seu valor lógico apenas noinstante de tempo em que ocorre a borda de descida do clock, quando assumeo valor lógico que está aplicado à entrada D neste instante. O valor lógico daentrada D permanece “memorizado” na saída Q até o instante em queocorre a próxima borda de descida do clock.



14

•••• Se o inversor for trocado de posição conforme mostra a Figura 30, o flip-flopmudará de estado na borda de subida do clock:

Figura 30: Diagrama lógico de um flip-flop D MS com mudança de estado naborda de subida do clock. As entradas CLR (clear−−−−limpar) e PR(preset−−−−“presetar” ) são entradas assíncronas que alteram o estado do flip-flop,independentemente do clock. Quando 0=PR o flip-flop é incondicionalmente

colocado no estado SET ( 1Q = e 0Q = ) e quando 0=CLR o flip-flop é

incondicionalmente colocado no estado RESET ( 0=Q e 1=Q ).

Figura 31: Símbolo lógico de um flip-flop D MS (a) com mudança de estado na bordade subida do clock e (b) com mudança de estado na borda de descida do clock.

Figura 32: Tabela Verdade de um flip-flop D MS com mudança de estado naborda de subida do clock.



15

Figura 33: Flip-flops D comuns implementados em CIs TTL.



16

Exemplo 3: Determine as formas de onda nas saídas Q e Q do flip-flop DMS mostrado na Figura 34 a seguir.


Figura 35



17

6 O flip-flop D Disparado pela Borda (edge-triggered)

•••• A Figura 36 mostra o diagrama lógico de um flip-flop D edge-triggered(edge-triggered = disparado pela borda do pulso de clock):

Figura 36: Diagrama lógico de um flip-flop D edge-triggered com mudança deestado na borda de subida do clock. Para obter a mudança de estado na bordade descida do clock basta acrescentar um inversor na entrada de clock.Nota: Nos últimos anos os flip-flops edge-triggered vem gradativamentesubstituindo os flip-flops master-slave.

7 O flip-flop T MS (T – toggle)

•••• Quando ligamos a saída Q de um flip-flop D à entrada de dados Dobtemos um flip-flop T (toggle – chavear seqüencialmente de modo alternadoentre dois estados) , conforme mostrado na Figura 37:



18

Figura 37: Diagrama lógico de um flip-flop T. Uma vez que Q recebe o inversodo valor lógico da entrada de dados D a cada instante em que ocorre adescida do clock, então o flip-flop alterna de estado exatamente nestesinstantes conforme mostra a Figura 38.

Figura 38: Formas de onda do flip-flop T mostrado na Figura 37. O atraso depropagação mostrado é originado nas portas NAND. Quando ocorre a descida

do clock de 1→0, o “Mestre” é desabilitado primeiro, evitando que Q′ e Q′

mudem seu valor lógico. Alguns nanossegundos após, as saídas Q e Qmudam de valor lógico igualando-se respectivamente à Q′ e Q′ . Com isto

D iguala-se ao novo valor de Q , mas o “Mestre” não muda de estado porqueestá desabilitado por 0=CLOCK . A mudança de estado só ocorrerá napróxima borda de descida do clock.



19

Figura 39: Diagrama lógico de um flip-flop T implementado com portas NOR.

8 O flip-flop JK

•••• A Figura 40 mostra o diagrama lógico de um flip-flop JK master-slave (existetambém o JK edge-triggered ):

Figura 40: Diagrama lógico, Tabela Verdade e símbolo lógico de um flip-flop JKMS implementado com portas NAND. Note que a mudança de estado desteflip-flop JK ocorre na borda de descida do clock.



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•••• Note da Figura 40 que se 0== KJ então o “Mestre” é desabilitado, e,

portanto, o “Escravo” não muda o valor lógico das saídas Q e Q . Portanto oestado do flip-flop JK fica “memorizado” para esta situação.

•••• Se KJ = então as saídas Q e Q recebem respectivamente os valoreslógicos das entradas J e K no instante em que ocorre a borda de descida doclock (comporta-se semelhantemente a um flip-flop D).

•••• Se 1== KJ então a saída Q controla a habilitação da porta NAND que

recebe a entrada K e a saída Q controla a habilitação da porta NAND querecebe a entrada J . Isto faz com que a cada instante em que ocorre adescida do clock o flip-flop JK alterne de estado exatamente nestes instantes(comporta-se como um flip-flop T).

•••• As entradas assíncronas CLR e PR têm prioridade sobre todas as demaisentradas.

Figura 41: Exemplo de formas de onda para Q e Q obtidas na operação deum flip-flop JK MS, de acordo com a Tabela Verdade da Figura 40. Note aprioridade de ação das entradas assíncronas CLR e PR . Note também que

os valores lógicos de Q e Q são determinados pelos valores das entradas Je K antes da borda de descida do clock (exceto quando os valores lógicos deQ e Q são determinados por ação de CLR ou PR ).



21

Figura 42: Diagrama lógico de um flip-flop JK MS implementado com portasNOR.

Figura 43: Exemplo de aplicação – divisor de freqüência ( 2÷ ) usando umflip-flop JK. Note que o sinal CP tem a metade da freqüência do clock. Notetambém que o sinal PC ′ tem a mesma freqüência de CP mas é defasado de180° do mesmo. Se não for necessário dois sinais defasados 180°, elimina-seuma das portas NAND.



22

Figura 44: Exemplo de aplicação – divisor de freqüência ( 3÷ ) usando 3

flip-flops JK. Note que as saídas Q e Q de cada flip-flop são interligadas comas entradas J e K do flip-flop seguinte, formando um anel fechado. Por

causa disto, a cada borda de descida do clock as saídas Q e Q de cadaflip-flop são transferidas para a saídas do flip-flop seguinte. Note também assaídas dos flip-flops estão defasadas de 120°.



23

Figura 45: Flip-flops JK comuns implementados em CIs TTL.



24

9 Tempos de Comutação9.1 Atraso de Propagação (P ropagation Delay Time)

•••• É o intervalo de tempo requerido após a aplicação de um sinal de entradapara que ocorra a mudança resultante na saída. Os seguintes atrasos depropagação são relevantes na operação de um flip-flop:

Figura 46: (a) Atraso de propagação PLHt medido a partir da borda de disparo(triggering edge) do pulso de clock até a transição LOW→HIGH na saída Q .(b) Atraso de propagação PHLt medido a partir da borda de disparo do pulso declock até a transição HIGH → LOW na saída Q .

Figura 47: (a) Atraso de propagação PLHt medido a partir do sinal PR até a

transição LOW→HIGH na saída Q . (b) Atraso de propagação PHLt medido a

partir do sinal CLR até a transição HIGH → LOW na saída Q .



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9.2 Setup Time

•••• É o mínimo intervalo de tempo em que os sinais aplicados nas entradas(D , J ,K ,SET ou RESET ) devem ser mantidos constantes antes datransição de estado imposta pela borda de disparo (triggering edge) do pulsode clock para que a transição ocorra de maneira confiável:

Figura 48: Setup Time ( st ) para um flip-flop D.

9.3 Hold Time

•••• É o mínimo intervalo de tempo em que os sinais aplicados nas entradas(D , J ,K ,SET ou RESET ) devem ser mantidos constantes depois datransição de estado imposta pela borda de disparo (triggering edge) do pulsode clock para que a transição possa ser completada de maneira confiável:

Figura 49: Hold Time ( ht ) para um flip-flop D.



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Figura 50: Tempos de Comutação típicos de um flip-flop D (CI 7474 CMOSe/ou TTL).


Eletrônica Digital Cap. VIIIpor F.C.C. De Castro

1

Capítulo VIIIRegistradores de Deslocamento e Contadores1 Introdução

•••• Vimos no capítulo anterior que flip-flops são dispositivos capazes de“memorizar” o seu estado (SET ou RESET).

•••• Neste capítulo estudaremos dois circuitos digitais que constituem aplicaçõesfundamentais de flip-flops:(I) Registrador de Deslocamento: Circuito digital cujo objetivo é

converter dados binários entre o formato paralelo e o formato serial.(II) Contador: Circuito digital cujo objetivo é gerar uma seqüência

numérica .

2 Registradores de Des locamento (shift register)

Figura 1: Registrador de deslocamento de 4 bits com entrada serial e saídaparalela feito com flip-flops JK.



2

•••• Note na Figura 1 a porta NOT entre as entradas J e K do flip-flop A

( JK = ), fazendo com que o valor lógico nas entradas J e JK = seja

transferido respectivamente às saídas Q e Q no instante em que ocorre aborda de descida do clock (comporta-se semelhantemente a um flip-flop D).

•••• Note que as saídas Q e Q de cada flip-flop são interligadas com asentradas J e K do flip-flop seguinte. Por causa disto, a cada borda de

descida do clock as saídas Q e Q de cada flip-flop são transferidas para asaídas do flip-flop seguinte.Exemplo 1: Determine a saída do shift register da Figura 1 quando aseqüência de bits representativa do número 5 é aplicada na entrada serial.Solução:

Figura 2: Formas de onda para um registrador de deslocamento de 4 bits comentrada serial e saída paralela com seqüência de bits representativa do número5 aplicada na entrada serial.



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Figura 3: Registrador de deslocamento de 4 bits com entrada paralela e saídaserial. Note que após a borda de descida do primeiro clock o nível lógico 0 naentrada J do flip-flop A é transferido para sua saída, “seguindo” a palavrabinária de entrada que é deslocada para a direita neste registrador.



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Exemplo 2: Determine a saída do shift register da Figura 3 quando a palavrabinária representativa do número 10 é aplicada na entrada paralela.Solução:

Figura 4: Formas de onda para um registrador de deslocamento de 4 bits comentrada paralela e saída serial com a palavra binária representativa do número10 aplicada na entrada paralela.

•••• A comunicação entre dois microcomputadores através de suas portas seriaisé baseada em registradores de deslocamento. Em cada porta serial, umregistrador de deslocamento transforma os dados do barramento interno domicrocomputador (que estão em formato paralelo) no formato serial adequadopara a transmissão através do cabo que interliga os dois computadores.



5

Figura 5a: Registradores de deslocamento comercialmente disponíveis nafamília TTL.



6

Figura 5b: Registradores de deslocamento comercialmente disponíveis nafamília TTL.

3 Contadores Assíncronos (ripple counter)

Figura 6: Contador assíncrono de 4 bits (conta até 16=24 ). Note que somenteo flip-flop A recebe o sinal de clock. Todos os demais recebem o clock dasaída Q do flip-flop à esquerda, e, por isso, o contador é denominadoassíncrono. Toda vez que ocorre a descida do clock na entrada de um flip-flop ,o flip-flop muda de estado (toggle) e incrementa a contagem do dígito bináriocorrespondente à posição do flip-flop no contador.



7

Figura 7: Contador assíncrono para contagem até 5. O número 510 = 1012 édecodificado pela porta NAND, efetuando um CLEAR em todos os flip-flops,reiniciando a contagem. Note que o número 710 = 1112 também é detectadopela porta NAND, mas a contagem é reiniciada antes de atingir este valor. Noteque a duração τ em que o número 101 está presente nas saídas Q é muitopequeno (um spike da ordem do tempo de propagação de uma porta), e istopode gerar problema se o sinal nas saídas for utilizado como clock para algumoutro circuito.

Figura 8: Contador assíncrono para contagem até 10. O número 1010 = 10102é decodificado pela porta NAND, efetuando um CLEAR em todos os flip-flops,reiniciando a contagem. Note que os números, 1110 = 10112, 1410 = 11102 e1510 = 11112 também são detectados pela porta NAND, mas a contagem éreiniciada antes de atingir este valor.



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Figura 9: Contador assíncrono presetável de 4 bits (conta até 8=23 ). Asentradas PR recebem a palavra binária na qual se deseja inicializar acontagem. Durante a inicialização o CONTROLE_PR deve receber o nívellógico 1.



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Figura 10: Contador assíncrono presetável para contagem em módulo 3. Aseqüência gerada é !5765 ,,, .



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Figura 11: Contador assíncrono decrescente. Para contagem decrescente

liga-se a entrada de clock de cada flip-flop (exceto o 1°) à saída a Q doflip-flop à esquerda.

4 Contadores Síncronos

•••• Em um contador síncrono, todos os flip-flops compartilham o mesmo sinalde clock e, portanto, todos os flip-flops ficam habilitados no mesmo instantepara que ocorra a troca de estado.

•••• A vantagem do contador síncrono sobre o contador assíncrono reside nainexistência de atraso de propagação entre os pulsos clock dos flip-flops ,evitando spikes e glitches (pulsos de curta duração resultantes de atrasos depropagação distintos).



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Figura 12: Contador assíncrono de 4 bits (conta até 16=24 ). Note que todosos flip-flops recebem o mesmo sinal de clock. As portas AND determinam aseqüência numérica gerada, que, no caso, é a seqüência de contagem 00002,00012,

... , 11112. Note que qualquer seqüência numérica pode ser gerada com

um contador síncrono.

•••• A melhor maneira de compreender a operação de um contador síncrono éprojetando o contador para uma seqüência numérica desejada.

•••• Os exemplos de projeto de contadores que seguem serão baseados emflip-flops JK disparados pela borda de descida do clock, cuja Tabela-Verdade é:



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Figura 13: (a) Tabela-Verdade de um flip-flop JK disparado pela borda dedescida do clock . (b) Tabela de Transição de Estado do flip-flop JK.Exemplo 3: Projete um contador síncrono que gere a seqüência numéricaCBA = 000, 001, 010, 011, 100, 000

....

Solução:

•••• Primeiramente, vamos construir a Tabela de Estados do contador, com basena seqüência desejada e na Tabela de Transição de Estado do flip-flop JK(Figura 13b). Sejam C, B e A as saídas Q dos flip-flops responsáveis

respectivamente pela representação dos bits 22 (MSB) , 12 e 02 (LSB) daseqüência CBA:

Tabela de Estados do Contador

Q antes do clock Q depois do clock C B A

C B A C B A J K J K J K0 0 0 0 0 1 0 X 0 X 1 X

0 0 1 0 1 0 0 X 1 X X 10 1 0 0 1 1 0 X X 0 1 X

0 1 1 1 0 0 1 X X 1 X 11 0 0 0 0 0 X 1 0 X 0 X



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•••• A seguir, determina-se os Mapas de Karnaugh das variáveis J e K dosflip-flops C, B e A em função dos valores das variáveis C, B e A na coluna “Qantes do clock” na Tabela de Estados do Contador:

Figura 14: ABJC = .

Figura 15: 1=CK .

Figura 16: AJB = .

Figura 17: AKB = .



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Figura 18: CJA = .

Figura 19: 1=AK .

•••• Portanto, das figuras 14 a 19, o circuito resultante é:

Figura 20: Contador síncrono gerador da seqüência numérica 000, 001, 010,011, 100, 000

....

Exemplo 4: Projete um contador síncrono que gere a seqüência numéricaCBA = 000, 001, 010, 011, 100, 101, 000

....

Solução:



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•••• Primeiramente, obtém-se a Tabela de Estados do contador, com base naseqüência desejada e na Tabela de Transição de Estado do flip-flop JK (Figura13b). Sejam C, B e A as saídas Q dos flip-flops responsáveis respectivamente

pela representação dos bits 22 (MSB) , 12 e 02 (LSB) da seqüência CBA:Tabela de Estados do Contador

Q antes do clock Q depois do clock C B A

C B A C B A J K J K J K0 0 0 0 0 1 0 X 0 X 1 X

0 0 1 0 1 0 0 X 1 X X 10 1 0 0 1 1 0 X X 0 1 X

0 1 1 1 0 0 1 X X 1 X 11 0 0 1 0 1 X 0 0 X 1 X

1 0 1 0 0 0 X 1 0 X X 1

•••• A seguir, determina-se os Mapas de Karnaugh das variáveis J e K dosflip-flops C, B e A em função dos valores das variáveis C, B e A na coluna “Qantes do clock” na Tabela de Estados do Contador:

Figura 21: ABJC = .

Figura 22: AKC = .



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Figura 23: CAJB = .

Figura 24: AKB = .

Figura 25: 1=AJ .

Figura 26: 1=AK .

•••• Portanto, das figuras 21 a 26, o circuito resultante é:



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Figura 27: Contador síncrono gerador da seqüência numérica 000, 001, 010,011, 100, 101, 000

....

•••• A Figura 28 mostra contadores comercialmente disponíveis na família TTL.



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Figura 28a: Alguns contadores síncronos comercialmente disponíveis em CIsda família TTL.



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Figura 28b: Alguns contadores síncronos comercialmente disponíveis em CIsda família TTL.

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