Universidade de CoimbraDepartamento de Engenharia Electrotécnica e de Computadores

ELECTRÓNICA II (2004/2005)

Trabalho Prático Nº 2

FET’s: Características, Polarização e Amplificadores

1. OBJECTIVOS

Determinar os parâmetros que definem a característica do JFET Construir um amplificador em source comum e polarizá-lo Calcular o seu ganho e verificá-lo experimentalmente

2. INTRODUÇÃO

Um JFET é um transistor controlado por tensão (VGS) não precisando de corrente na gate para funcionar.

Quando VGS=0, o canal n tem largura máxima e aumentando VDS, IDS aumenta até estabilizar, IDSS - saturação. Por outro lado aumentando VGS (em módulo - VGS é negativa) polariza-se inversamente a gate o que por um lado faz com que a corrente de gate seja nula e por outro a zona do tipo p da gate vá aumentando de tamanho, diminuindo a largura do canal n por

onde passa IDS. Ao valor de VDS que estrangula o canal n chama-se VP.

O comportamento DC do JFET pode ser descrito pela equação (1): I IV

VDS DSSGS

P

1

2

. Esta

equação aplica-se desde que o JFET esteja na zona de saturação, isto é, desde que se verifique: V V VDS GS P . Visto que a impedância de entrada do JFET é muito elevada (superior a 100 M), o seu modelo incremental para baixas frequências compreende apenas dois parâmetros relevantes:

gm - transcondutância directard - resistência entre drain e source

G

D

S

+

-

v d s

r d

g m . v g s

+

-

v g s

Figura 1 - Símbolo do JFET (canal N) e modelo incremental para baixa frequência

Além disso, rd é também um valor elevado (superior a 100 k) face a valores normais para a resistência aplicada ao drain e pode portanto ser desprezado na maioria das aplicações. O valor

de gm pode ser calculado por (2): gdi

dv

I

V

V

VmDS

GS

DSS

P

GS

P

2 1. . .

3. DETERMINAÇÃO DE IDSS E DE VP

pn

pn n

S G D

De acordo com (1) apenas é necessário conhecer os valores de VP e de IDSS para conhecer a característica de saída para a zona de saturação.

VP pode ser determinado com o auxílio do circuito da figura 2. Aumenta-se o valor de VGS (no sentido negativo) até obter uma indicação de impedância infinita no ohmímetro (utilizar

para esta medição uma escala de 100 k).Na figura 2 também aparece o circuito equivalente do ohmímetro digital (notar que é preciso ligar ao drain o terminal do ohmímetro que tem tensão positiva). Como se vê, o ohmímetro polariza adequadamente o circuito de drain do JFET, e a indicação de impedância infinita (para uma escala de alta resistência) significa que a corrente no circuito exterior é muito baixa. Portanto, este é um método válido de detectar a condição de “pinch-off”, e logo VP. A resistência de 10 k é simplesmente uma precaução contra o risco de aplicar uma corrente escessiva na gate.

IDSS é a corrente que flui através do drain quando VGS=0 e o JFET está saturado. Se fizermos VGS=0 e formos aumentando VDS, a corrente de drain vai subindo até estabilizar - e o valor em que estabiliza é precisamente IDSS. Assim, IDSS pode ser determinado aumentando gradualmente VDD no circuito da figura 3 ao mesmo tempo que se monitoriza IDS.

4. POLARIZAÇÃO

A figura 4 mostra o chamado circuito de auto-polarização para o JFET canal N. Normalmente, em circuitos amplificadores, o JFET é utilizado na zona de saturação. Então, para estabelecer um determinado valor IDS, resolve-se a equação:

I IV

VDS DSSGS

P

. 1

2

, para obter VGS; a equação

V R IGS S DS * (3) permite obter RS. Conhecido VGS

e logo também VG=-VGS, determina-se RD para obter o valor de VDS desejado.

VDD = (RD+RS)* IDS + VDS

G

V G G

D

S

V

+

+

+V

+ +=

L im it a d o r d ec o r r e n t e

Figura 2 - Circuito para a determinação de VP

G

VDD

D

S

I

V

Figura 3 - Circuito para a determinação de IDSS

G

VDD=15V

RD

S

vi

ci

500kRS

CD

CSV0

+

Figura 4 - Circuito de auto-polarização para o amplificador source-comum

5. AMPLIFICAÇÃO COM JFET’S

No circuito da figura 4, o JFET está na configuração de source-comum. Com efeito, para a componente de sinal o condensador CS curto-circuita efectivamente a resistência RS. Assim, o circuito equivalente para sinal será o da figura 5:

Como rd>>RD, rd pode ser desprezado face a RD. Assim, o ganho em voltagem é expresso

simplesmente por V

Vg R

i

m D0 .

6. MONTAGENS

a) Determinar VP e IDSS utilizando as montagens das figuras 2 e 3. Os JFET’s utilizados -BF245C - têm IDSS compreendido entre 12 e 25 mA e VP inferior (em módulo) a -8V:

b) Polarizar o circuito da figura 4, para I IDS DSS1

3. e V V VDS GS P 2 . Determinar os

valores apropriados para RS e RD (ver ponto 4. - Polarização).

c) Montar o circuito da figura 4, utilizando C0=Ci=0,22F e CS tal que: RS*CS>10-2.

d) Verificar os valores ID e VDS face aos pretendidos e explicar qualquer eventual divergência (se necessário, refazer as determinações de VP e IDSS).

e) Aplicar uma onda sinusoidal de 10 kHz a Vi. Determinar (experimentalmente) qual a máxima excursão simétrica que se obtém em V0. Justificar o valor encontrado.

f) Também com uma onda sinusoidal de 10 kHz em Vi, medir o ganho V

Vi

0 do circuito. Justificar

o valor encontrado.

7. MATERIAL

1 JFET BF245CResistências: 10 k500 koutras conforme cálculosCondensadores: 2x 0,22 F, outro conforme cálculos2 multímetros digitais

Esquema do JFET BF245C(visto por baixo)Dreno (pino da esquerda), Source (pino do meio), e Gate, pino da direita

+

-

v 0r d

g m . v g s

+

-

v g s

-

+

v i 5 0 0 k R D

Figura 5 - Equivalente para sinal do circuito da figura 5