(380475837) Roteiro Exp Contadores

ROTEIRO DE EXPERIÊNCIA (Laboratório de Sistemas Digitais)

EXPERIÊNCIA No: 10

TÍTULO DO EXPERIMENTO: Contadores Assíncronos e Síncronos

2014

IESAM – Engenharia de Controle e Automação – Sistemas Digitais – Prof. MSc. Edson S. C.

Sumário

1. Objetivos Gerais ..................................................................................................................

3

2. Material Necessário ............................................................................................................ 3

3. Montagem .......................................................................................................................... 3

4. Fundamentos Teóricos ........................................................................................................ 5

5. Andamento das atividades ..................................................................................................

8

6. Problemas Complementares ............................................................................................. 11


1. Objetivos Gerais Ao término destas atividades o aluno deverá ser capaz de: - ‐ Determinar a frequência do sinal de clock na saída de cada flip-‐flop que compõe um contador assíncrono. - ‐ Diferenciar contadores assíncronos de síncronos. - ‐ Calcular a quantidade de flip-‐flops necessária para executar determinada contagem. - ‐ Projetar contadores assíncronos e síncronos, crescentes e decrescentes.

2. Material Necessário

- ‐ 01 (um) CI 7400 (quatro portas NAND) - ‐ 01 (um) CI 7476 (dois flip-‐flop JK com preset e clear) - ‐ 01 (um) CI 74153 (dois MUXs de quatro canais com entradas enable) - ‐ 01 (um) kit de eletrônica digital composto de matriz de contatos, gerador de pulsos (clock) e fonte de tensão de 5 V. - ‐ 01 (um) multímetro. - ‐ 01 (um) osciloscópio digital de dois canais. - ‐ fios coloridos para conexão. 3. Montagem

3.1 – Utilize um CI 7476 (Fig. 1) para executar a montagem do contador apresentado na Fig. 2. As saídas QB (MSB) e QA (LSB) devem ser ligadas em LEDs para exibição da contagem.

Fig. 1 – Disposição dos pinos do CI 7476 (duplo flip-‐flop JK com preset e clear).

Fig. 2 – Montagem de um contador assíncrono crescente de módulo 4.


3.2 – Identifique na montagem anterior o fio que conecta QA a CLKB, retire a extremidade desse fio conectada em QA (pino 15) e conecte em Q A (pino 14) para obter o contador apresentado na Fig. 3 abaixo.

Fig. 3 – Montagem de um contador assíncrono decrescente de módulo 4.

3.3 – Utilize um CI 74153 (Fig. 4) para funcionar como um MUX de dois canais (Fig. 5) e conecte entre os dois flip-‐flops do CI 7476 um MUX de dois canais para obter um contador crescente/decrescente como apresentado na Fig. 6.

Fig. 4 – Disposição dos pinos do CI 74153 (duplo MUX de quatro canais).

Fig. 5 – Utilizando o CI 74153 como um MUX de dois canais.


Fig. 6 – Contador assíncrono crescente (A0 = 0) / decrescente (A0 = 1) de módulo 4.

3.4 – Retornando ao circuito da Fig. 1, ligue as saídas QB e QA às entradas de uma porta NAND e

a saída desta porta às duas entradas assíncronas CLR que agora devem estar desconectadas do nível alto (Vcc), como apresentado na Fig. 6.

Fig. 7 – Contador assíncrono crescente de módulo 3 que utiliza porta NAND para acionar o clear.

4. Fundamentos Teóricos Os flip-‐flops são elementos de memória que constituem os contadores (tipo de circuito sequencial). Neste experimento são utilizados flip-‐flops JK sensíveis à borda de descida do clock e com entradas preset e clear. A tabela verdade do flip-‐flop JK utilizado é apresentada na Fig. 7.

PRE CLR CLK J K Q 1 0 X X X 0 0 1 X X X 1

1 1

0 0 Q0 0 1 0 1 0 1

1 1 Q 0 Fig. 8 – Tabela verdade do flip-‐flop JK com preset e clear.

2


No circuito da Fig. 1 temos JA = KA = PRE A = CLR A = 1, assim, observando a última linha da tabela verdade do flip-‐flop JK (Fig. 8), o estado do flip-‐flop A é invertido sempre que o sinal de clock aplicado em CLKA vai do nível alto para o nível baixo (borda de descida do clock). Ainda

nesse mesmo circuito, temos JB = KB = PRE B = CLR B = 1 e, assim, o estado do flip-‐flop B é invertido sempre que o sinal de clock aplicado em CLKB vai do nível alto para o nível baixo. Observe que os sinais de clock aplicados ao primeiro e segundo flip-‐flops do circuito da Fig. 1 são diferentes, isto caracteriza um contador como sendo assíncrono.

O circuito da Fig. 1 exibe nos LEDs conectados às saídas QB (MSB) e QA (LSB) a seguinte sequencia: QBQA = 00, QBQA = 01, QBQA = 10 e QBQA = 11, que corresponde à contagem de 0 a 3 em decimal, isto é, um contador assíncrono de módulo 4.

A contagem executada pelo circuito da Fig. 1 pode ser ampliada através da inserção de mais flip-‐flops em série (J = K = PRE = CLR = 1) sempre ligando a entrada CLK do flip-‐flop inserido à saída Q do flip-‐flop anterior.

Ao utilizarmos n flip-‐flops em série, temos a contagem de 0 a 2n – 1 em decimal, isto é, um contador assíncrono crescente de módulo 2n.

Ao trocar as (n – 1) conexões entre Q e CLK por (n – 1) conexões entre Q e CLK, obtém-‐se um contador assíncrono decrescente de módulo 2n.

Para abreviar a contagem de um determinado contador crescente de módulo 2n é necessário aplicar uma lógica combinacional entre as saídas Qn-‐1Qn-‐2...Q1Q0 do contador e às entradas CLR dos flip-‐flops. Problema Exemplo 1 (PE1): Projete um contador assíncrono, utilizando flip-‐flops JK, que receba um sinal de clock de 1 Hz e reproduza a contagem crescente de 0 a 59, em decimal, assim como um relógio digital o faz para os segundos. Solução PE1: 1o passo: determinar a quantidade mínima n de flip-‐flops necessária. 2n − 1# ≥ #59 ⇒ 2n ≥ #60 ⇒ n ≥ #log 60 2o passo: cálculo do logaritmo.

log 10

60 log 10

(2 × 3 × 10) log 10

2 + log 10

3+log 10 10

0,301 + 0,477+1 1,778log

2 60 = =

log10

2=

log10

2≅

log10

2= ≅ 5,907

0,301 0,301

⇒ n ≥ "5,907 ∴n!=!6!!flip & flops

3o passo: lógica combinacional entre as seis saídas QFQEQDQCQBQA e as entradas CLR de cada flip-‐flop. Sabemos que um contador crescente composto por seis flip-‐flops (módulo 64), executa uma contagem de 0 a 63, sendo necessário abreviar essa contagem até 59. Para este fim, a contagem deve retornar a zero imediatamente após o valor 59, isto é, o valor 60 não pode ser exibido. Deverá ser implementada uma lógica combinacional de tal forma que quando as saídas QFQEQDQCQBQA exibem um equivalente decimal abaixo de 60, todas as entradas assíncronas CLR dos flip-‐flops permaneçam desativadas, isto é, CLRF = CLRE = CLRD = CLRC =

CLRB = CLRA = 1

e quando as saídas QFQEQDQCQBQA vão exibir o valor 60 (111100), as entradas assíncronas CLR


são ativadas, isto é, CLRF = CLRE = CLRD = CLRC = CLRB = CLRA = 0 , para reiniciar a contagem. A lógica requerida no parágrafo anterior é facilmente implementada conectando-‐se as saídas QF, QE, QD e QC em uma porta NAND de quatro entradas e a saída dessa porta NAND

2


deve ser simultaneamente conectada às seis entradas assíncronas CLR do contador, como mostra a Fig. 9.

Fig. 9 – Contador assíncrono crescente de módulo 60 (contagem de 0 a 59).

Enquanto a contagem exibida em QFQEQDQCQBQA for inferior a 60, temos um valor lógico alto sendo produzido na saída da porta NAND (clear desativado) e a contagem segue normalmente, mas ao atingir o valor 60 (QFQEQDQCQBQA = 111100), isto é, QFQEQDQC = 1111, temos quatro valores lógicos altos na entrada da porta NAND, o que produz na saída dessa porta um valor lógico baixo (clear ativado), zerando todas as saídas Q dos seis flip-‐flops e reiniciando a contagem do zero. Assim o último valor visível da contagem é 59. Dependendo da frequência do clock, contadores assíncronos podem apresentar problemas na contagem, como ilustrado na Fig. 10 abaixo.

Fig. 10 – Formas de onda de um contador assíncrono de três bits ilustrando os efeitos dos atrasos de propagação dos flip-‐flops para diferentes valores de frequências de pulsos de entrada: (a) 1 MHz e (b) 10 MHz.

Em situações como a apresentada na Fig. 10b, o contador assíncrono deve ser substituído por um contador síncrono (todos os flip-‐flops recebem o mesmo sinal de clock). Um contador síncrono deve ser utilizado sempre que a frequência do clock de entrada é superior a 1/(N*tpd), onde N é o número de flip-‐flops e tpd é o tempo de atraso de cada flip-‐flop. Problema Exemplo 2 (PE2): Projete um contador síncrono crescente de módulo 4 utilizando flip-‐flops JK. Solução PE2: 1o passo: determinar a quantidade mínima n de flip-‐flops necessária. 2n − 1# ≥ #3 ⇒ 2n ≥ #4 ⇒ n ≥ #log ∴n!=!2!!flip & flops

4

QB

0

0 2

X

QA 1 3

1 X

QB

0

X 2

0

QA 1 3

X 1

QB

0 2

1 1

QA 1 3

X X

QB

0 2

X X

QA 1 3

1 1


2o passo: obter a tabela que relaciona as saídas QB e QA (atuais e futuras) com as entradas JB, KB, JA e KA para a contagem proposta de acordo com a Fig. 11.

Estado Entradas Q0 (atual) Q (futuro) J

0 0 0 0 1 1 1 0 X 1 1 X

Fig. 11 – Comportamento das entradas J e K em função do estado atual Q0 e do estado futuro Q do flip-‐flop JK.

Estado Atual Estado Futuro Entradas dos flip-‐flops QB QA QB QA JB KB JA KA

0 0 0 1 0 X 1 X 0 1 1 0 1 X X 1 1 0 1 1 X 0 1 X 1 1 0 0 X 1 X 1

3o passo: preencher cada uma das quatro últimas colunas da tabela acima em um mapa de Karnaugh de 2 variáveis e obter as expressões lógicas.

JB = QA KB = QA JA = 1 KA = 1

4o passo: desenhar o contador síncrono de acordo com as quatro funções lógicas obtidas no passo anterior.

Fig. 12 – Montagem de um contador síncrono crescente de módulo 4.

5. Andamento das atividades 5.1 – Encaixe o CI 7476 na matriz de contatos da forma ilustrada na Fig. 13 observando antes se todos os 16 pinos do mesmo estão inteiros. O entalhe do CI deve, obrigatoriamente, ficar à esquerda de tal forma que seja possível ler a inscrição do chip normalmente, podendo o mesmo ficar posicionado mais à esquerda ou mais à direita sem problemas, desde que mantenha a linha horizontal para evitar curto circuito entre os pinos na mesma vertical.


Fig. 13 – Disposição do chip 7476 (16 pinos) na matriz de contratos (protoboard).

5.2 – A numeração dos pinos dos CIs DIP (dual inline package) começa no canto inferior esquerdo (pino 1), avança para a direita até o canto inferior direito (pino 8 neste caso), continua do canto superior direito (pino 9 neste caso) até o canto superior esquerdo (pino 16 neste caso). A Fig. 1 resume essa numeração para o CI 7476. Monte o circuito apresentado na Fig. 2, onde cada uma das saídas QB (pino 11) e QA (pino 15) devem ser conectadas a LEDs, e a entrada de clock CLKA (pino 1) deve ser conectada a uma chave. Ligue o circuito e pressione varias vezes a chave conectada ao clock CLKA (pino 1). Obs.: É importante realizar o teste prévio de continuidade de cada fio utilizado na montagem por meio de multímetro para evitar insucessos. Utilizar as cores dos fios em seu favor é uma boa prática, como sugestão use uma mesma cor de fio para o GND (marrom), outra cor para o Vcc (laranja) e assim por diante, de modo a facilitar a visualização da montagem. Q1 – Marque a seguir a alternativa que melhor completa a sentença: o estado das saídas QBQA

do circuito contador da Fig. 1 mudam ... (a) quando o sinal da chave vai do nível baixo para o nível alto (borda de subida do clock). (b) quando o sinal da chave vai do nível alto para o nível baixo (borda de descida do clock). (c) em ambas as situações descritas nos dois itens anteriores.

Q2 – Complete na Tabela 1 a sequencia de diferentes estados observados nas saídas QB e QA ao pressionar varias vezes a chave conectada ao clock CLKA (pino 1).

QB (MSB) QA (LSB)

Tabela 1 – Comportamento das saídas QB e QA do circuito da Fig. 2.

5.3 – Conecte agora o pino 1 do CI 7476 ao gerador de pulsos do kit de eletrônica digital na frequência de 1 Hz, ao invés da chave. Observe que o circuito se comporta como descrito na tabela construída anteriormente. Aumente a frequência para 10 Hz e observe novamente.


5.4 – Ainda mantendo a montagem do circuito anterior, aumente a frequência de clock para 1 kHz e conecte às saídas QB e QA as pontas de prova dos canais B e A de um osciloscópio digital. Faça os ajustes necessários no osciloscópio para visualizar as formas de onda nessas saídas. Q3 – Se a forma de onda em CLKA (pino 1) é a apresentada na Fig. 14 abaixo, esboce nessa mesma figura a forma de onda das saídas QA e QB.

CLKA

QA

QB

Fig. 14 – Formas de onda nas saídas de um contador.

5.5 – Identifique na montagem do circuito anterior o fio que conecta QA (pino 15) a CLKB (pino

6), retire a extremidade desse fio conectada no pino 15 e conecte em Q A (pino 14) para obter o contador apresentado na Fig. 3. Retorne a frequência de clock do gerador de pulsos conectado em CLKA (pino 1) para ara 1 Hz. Q4 – Observe atentamente a sequencia exibida nas saídas QB e QA e anote na Tabela 2.

QB (MSB) QA (LSB)

Tabela 2 – Comportamento das saídas QB e QA do circuito da Fig. 3

5.5 – Encaixe os CIs 74153 e CI 7476 na matriz de contatos da forma ilustrada na Fig. 15 observando antes se todos os pinos de ambos os chips estão intactos. Execute a montagem ilustrada na Fig. 15 sempre testando antes com o multímetro os fios utilizados. Ajuste a frequência de clock do gerador de pulsos conectado em CLKA (pino 1) para 1 Hz.

Fig. 15 – Disposição dos chips 7476 e 74153 (ambos com 16 pinos) na matriz de contratos (protoboard).


Q5 – Observe atentamente a sequencia de estados exibida nas saídas QB e QA (pinos 11 e 15 do CI 7476) quando a chave conectada em A0 (pino 14 do CI 74153) se encontra em nível baixo e depois em nível alto, anotando as observações na Tabela 3.

A0 = 0 A0 = 1 QB (MSB) QA (LSB) QB (MSB) QA (LSB)


5.6 – Monte o circuito da Fig. 7 utilizando os CIs 7476 e 7400. Mantenha a frequência de clock do gerador de pulsos conectado em CLKA (pino 1) em 1 Hz. Q6 – Anote os estados QBQA, observados nos pinos 11 e 15 do CI 7476, na Tabela 4.

QB (MSB) QA (LSB)


5.7 – Monte o circuito da Fig. 12 utilizando um CI 7476 e mantendo a frequência de clock do gerador de pulsos em 1 Hz. Q7 – Anote os estados QBQA observados nos pinos 11 e 15 do CI 7476, na Tabela 5.

QB (MSB) QA (LSB)


6. Problemas Complementares

6.1 – Projete um contador de década assíncrono crescente (contagem de 0 a 9). 6.2 – Projete um contador de módulo 8 síncrono crescente (contagem de 0 a 7).

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