Capítulo 28 Memoria RAM.pdf

7/26/2019 Captulo 28 Memoria RAM.pdf

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Captulos

0 You are leaving the privative

sector(EN)

1 Hola mundo!(EN)

2 De un bit a datos(EN)

3 Puerta NOT(EN)

4 Contador de 26 bits(EN)

5 Prescaler de N bits(EN)

6 Mltiples prescalers

7 Contador de 4 bits con prescaler

8 Registro de 4 bits

9 Inicializador

10Registro de desplazamiento

11Multiplexor de 2 a 1

12Multiplexor de M a 1

13 Inicializando registros

14Registro de N bits con reset

sncrono

15Divisor de frecuencias

16Contador de segundos

17Generando tonos audibles

18Tocando notas

19Secuenciando notas

20Comunicaciones serie

asncronas

21Baudios y transmisin

22Reglas de diseo sncrono

23Controladores y autmatas

finitos

24Unidad de transmisin serieasncrona

25Unidad de recepcin serie

asncrona

26Memoria ROM

27Memoria ROM genrica

28Memoria RAM

29Puertas triestado

30Hacia el microprocesador y ms

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Captulo 28: Memoria RAMTestato edited this page Feb 21, 2016 29 revisions

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Introduccin

Las memorias RAMnos permiten almacenar datos y recuperarlos durante el funcionamiento del

circuito. Son memorias donde podemos leer y escribir

Crearemos una memoria RAM genrica, sncrona, con una entrada de datos para escritura y una

salida para lectura. Como ejemplo disearemos un buffer de almacenamientode 16 bytes que

cargue a travs de datos provenientes del puerto serie, y una vez llenado, se vuelca su contenido

tambin por el puerto serie.

Memoria RAM genrica

La memoria RAM genrica la denominaremos genram

Puertos y parmetros

Los puertos y parmetros se muestran esta figura:

13 31 15Watch Star ForkObijuan / open-fpga-verilog-tutorial

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Los parmetrosson los mismos que en la memoria ROM:

DW(Data width): Anchura de los datos (en bits)

AW(Address width): Anchura de las direcciones (en bits)

ROMFILE: Fichero con el contenido inicial precargado de la ram

Los puertosson:

data_in: Entrada de datos, para escritura

data_out: Salida de datos, en la lectura

addr: Direccin de acceso, tanto para escritura como para lectura

rw: Modo de acceso: lectura (rw = 1) o escritura (rw = 0)

Cronograma

En este cronograma se muestran dos ciclos de lecturay uno de escrituraintercalado:

Ciclo de lectura:

Se coloca la direccin de lectura en addr

Se pone la seal rw a 1para indicar que se quiere leer

En el siguiente flanco de subidase devolver el datopor el puerto data_out

Ciclo de escritura:

Se coloca la direccinde escritura en addr

Se coloca el dato a escribiren el puerto data_in

Se pone la seal rw a 0para indicar escritura

En el siguiente flanco de subidadel reloj se escribir el dato en la memoria

Descripcin en verilog

El cdigo es similar al de la memoria rom pero aadiendo un proceso nuevo que se encarga de la

escritura en cada flanco de subida del reloj, usando la seal rw como habilitacin

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modulegenram#( //-- Parametros

parameterAW =5, //-- Bits de las direcciones (Adress width)

parameterDW =4) //-- Bits de los datos (Data witdh)

( //-- Puertos

inputclk, //-- Seal de reloj global

inputwire[AW-1: 0] addr, //-- Direcciones

inputwirerw, //-- Modo lectura (1) o escritura (0)

inputwire[DW-1: 0] data_in, //-- Dato de entrada

outputreg[DW-1: 0] data_out); //-- Dato a escribir

//-- Parametro: Nombre del fichero con el contenido de la RAM

parameterROMFILE ="bufferini.list";

//-- Calcular el numero de posiciones totales de memoria

localparamNPOS =2**AW;

//-- Memoria

reg[DW-1: 0] ram [0: NPOS-1];

//-- Lectura de la memoria

always@(posedgeclk) begin

if(rw ==1)

data_out


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Ruta de datos

En la ruta de datos se instancian la unidad de transmisin de serie (uart_tx.v), la de recepcin

(uart_rx.v) y la memoria ram genrica (genram.v). El resto de componentes son: uncontadorpara

direccionar la memoria, uncomparadorpara detectar cuando hay overflow en el contador(paso de

0xF a 0) y un inicializador

El contador es de 4 bits(para direccionar la memoria de 16 posiciones). Tiene una entrada de

enable controlada por la microrden cenapara habili tar su cuenta. Cuando est a 1 se incrementa.

Su salida se compara con el valor 0xF para activar la seal de overflow ov, que indica que se ha

llegado a la ltima posicin de la memoria.

La salida de datos del receptor serieest conectada directamente a la entrada de datos de la

memoria, para guardar los datos recibidos en la direccin indicada por el contador. La salida de

datos de la memoriaest conectada a la entrada de datos del transmisor serie, para su volcado

Controlador

Las micrordenesque genera el controlador son:

cena: Habilitacin del contador (counter enable). Cuando est a 1 se incrementa en una unidad

el contadorrw: Seleccin de lectura (1) o escritura (0) en la memoria

transmit: Realizar la transmisin serie de un carcter

El diagrama de estados del autmata es el siguiente:



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Comienza en el estado WAIT_TX. Se queda esperando hasta que el transmisor est listo para

transmitir (cuando ready est a 1). Se pasa al estado READ_TXdonde se lee el dato de la memoria

y se inicia la transmisin por el puerto serie. Se habilita el contador para que se incremente la

direccin. Se vuelve al estado WAIT_TX hasta que se pueda enviar el siguiente.

Permanece en ese bucle hasta que se alcanza la direccin 0xF, activndose la seal de overflow

ov. En estos primeros dos estados se vuelca el contenido completo de la memoria. En los siguientes

estados se almacenan los datos recibidos desde el puerto serie.

El funcionamiento es similar, se comienza con WAIT_RX, esperando a recibir un dato. Una vez

recibido se pasa a WRITE_RXdonde se escribe en la ram y se incrementa el contador de

direcciones. Se repite el bucle hasta que se han almacenado los 16 caracteres. Y se procede al

estado inicial, para comenzar su volcado

Descripcin en verilog

El cdigo del buffer en Verilog es el siguiente:

//--Fichero: buffer.v

`default_nettypenone

`include"baudgen.vh"

modulebuffer(inputwireclk,

inputwirerx,

outputwiretx,

outputwire[3:0] leds, outputregdebug);

//-- Velocidad de transmision

parameterBAUD =`B115200;

//-- Fichero con la rom

parameterROMFILE ="bufferini.list";

//-- Numero de bits de la direccion de memoria

parameterAW =4;

//-- Numero de bits de los datos almacenados en memoria

parameterDW =8;

//-- Seal de reset

regrstn =0;

//-- Inicializador

always@(posedgeclk)



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rstn


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_

localparamRX_WAIT =2;

localparamRX_WRITE =3;

//-- Transiones de estados

always@(posedgeclk)

if(!rstn)

state


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Observamos que la mquina de estadosse ha hecho de una forma diferentea como se haba

hecho en los otros ejemplos. Es otra modalidad para hacer autmatas. En esta se definen el

registro de estado(state) y su siguiente valor(next_state):

//-- Estado del automata

reg[1:0] state;

reg[1:0] next_state;

Se define un proceso que simplemente actualiza el estado actual con el siguiente:

//-- Transiones de estados

always@(posedgeclk)

if(!rstn)

state


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//----------------------------------------

tasksend_car;

input[7:0] car;

begin

rx


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endmodule

La simulacin se realiza con:

$ make sim

Veremos los resultados de la simulacin por partes. Primero el volcado inicial. Se observa que se

transmiten todos los caracteres de la cadena: "ola k ase.......", que salen por la lnea data_outde la

memoria

A continuacin el banco de pruebas enva la cadela "HOLA QUE HACES-." y se recibe por data_in

para escribirlo en la memoria ram

y por ltimo esta cadena recibida y almacenada en memoria se vuelca de nuevo por el puerto serie:

Sntesis y pruebas

La sntesis se realiza con el comando:

$ make sint



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Los recursos empleados son:

Recurso ocupacin

PIOs 12 / 96

PLBs 44 / 160

BRAMs 1 / 16

El diseo se carga con:

$ sudo iceprog buffer.bin

Si abrimos primero el gtkterm y luego cargamos el bitstream, lo primero que veremos es la cadena

volcada: "ola k ase......". A continuacin escribirmos una cadena de 16 caracteres. Al teclear el ltimo

carcter se vuelca la cadena completa:

El resultado se puede ver en este vdeo de youtube:

http://www.web2pdfconvert.com/?ref=PDFhttp://www.web2pdfconvert.com/?ref=PDFhttps://www.youtube.com/watch?v=36yny_7dFH4


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Ejercicios propuestos

TODO

Conclusiones

Ya conocemos todo lo necesario para empezar a hacer microprocesadores :-)

FPGA Libres: [Wiki] [Repo]

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